CDR电路测试结果与后仿真结果相差太远，求助分析

lizhengxuan

设计的CDR为25Gb/S全速率结构，输入和输出数据都是25Gb/s。目前测试得到的恢复时钟没有问题，恢复数据采样似乎是正确的，但是眼图质量非常差。

芯片测试采用COB封装方式，芯片通过bounding线接到外部PCB板，bounding线约1cm。我不知道是不是我后仿的负载模拟太过简单？

眼图在上升沿以及峰峰值上与后仿有很大差距，并且在7.5GHz左右有很大的频谱衰减，想不明白。高频衰减也很严重，似乎加的buffer并没有用？

想请教一下可能是哪里出了问题，或者哪些地方设计不合理？

一些图片我贴在下面，如果还需其他数据我再补上

感激不尽！

victor0o0

1cm的电感放进去仿真了吗

VAEEE

bonding线这么长？

lizhengxuan

bonding打错了，1mm左右  不是1cm

lizhengxuan

VAEEE 发表于 2020-11-30 15:45
bonding线这么长？

bonding是1mm左右 ，打错了。 不是1cm

lizhengxuan

victor0o0 发表于 2020-11-30 14:48
1cm的电感放进去仿真了吗

您好，可否指点一下，我的输出负载（包括bonding和PCB 走线）该如何模拟？谢谢。

lizhengxuan

主要是三个方面的问题：
Q1：为何 7.5GHz会有明显衰减？可能有哪些原因？高频衰减严重，buffer貌似未起作用。
Q2：对于高速DATA的输出buffer，采用电感峰化的共源级做buffer是否合理？如果不合理的话，有何优化方案？
Q3：在做仿真时，输出负载模型该如何选择？

nanke

（1）测试得到的恢复时钟没有问题，恢复数据采样似乎是正确的
这是怎么测出来的？如果是片内的测试回路输入输出比出来的不能算数，因为片内的测试回路没包括片外的负载。

（2）关于负载，没做过这么高速的，只能根据理论推测了
对于高速IO,负载包括bonding线+PCB走线+电缆
以PCB走线为例，一般PCB介电常数4左右，等效于电信号在其中的传播速度约6~7ps/mm，
这时不能将PCB走线简单的等效为电感+电容的集中参数模型，应该用分布式的模型，用S参数或者把走线划分成多段电感电阻电容等近似。

lizhengxuan

victor0o0 发表于 2020-11-30 14:48
1cm的电感放进去仿真了吗

抱歉打错了，bonding约1mm，不是1cm。

我目前将负载模型改成这样，请问合理吗？
电感1nH，bonding阻抗10m欧，电容2pf，末端用50欧阻抗。

lizhengxuan

nanke 发表于 2020-11-30 17:26
（1）测试得到的恢复时钟没有问题，恢复数据采样似乎是正确的
这是怎么测出来的？如果是片内的测试回路输入 ...

感谢您的回复。
我们将恢复数据和恢复时钟通过芯片PAD引出至PCB，再从PCB接至误码仪检测恢复出信号的质量。
Q1：您所指的将走线划分成多段，是如图这样吗？


Q2: 对于高速IO口的data输出端，我们一般需要在芯片输出端做什么设计？我采用单纯的一个电感峰化的共源buffer（试图拓宽带宽，增大高频增益）似乎毫无作用，高频衰减极大。