vcs仿真hold为负数时DFF的Q端输出问题

易生

按照vcs的上描述，hold为负值的检查波形如上图。而我仿真的setup是0.36，hold是-0.26，而数据跟时钟的相差0.118，
data是满足时序的，那为什么Q端的输出是0呢？不应该是1吗

jake

试一下VCS 命令行加上 +define+NTC

易生

jake 发表于 2020-11-18 11:48
试一下VCS 命令行加上 +define+NTC

看了一下对应工艺的model，应该是缺少d_clk和d_d导致在dff的内部信号没有延时，但是还有一个问题，这个d_clk和clk、d_d和d之间的延时是怎么来的呢？vcs上写的是delayed version，不明白这个delayed version是什么东西

易生

看了一下对应工艺的model，应该是缺少d_clk和d_d导致在dff的内部信号没有延时，但是还有一个问题，这个d_clk和clk、d_d和d之间的延时是怎么来的呢？vcs上写的是delayed version，不明白这个delayed version是什么东西

jake

易生 发表于 2020-11-18 01:13
看了一下对应工艺的model，应该是缺少d_clk和d_d导致在dff的内部信号没有延时，但是还有一个问题，这个d_cl ...

复杂一些的 Verilog model 会分两段，支持 negative timing check，不支持 negative check，用 `ifdef NTC 选择。 楼上的 Verilog model 没有用到，+define+NTC 也就不需要啦。 楼上这个模型 delayed clock, delayed data 都有，加到仿真的 waveform 里看一下时序。
估计 sdf annotation 有问题，数值没有正确反标，查一下仿真的 log,  查一下 annotation % 是否比较低。

laurancy_gan

楼主，最后这个问题解决了吗？求教~

Lu_

遇到了同样的问题。楼主解决了吗？能否指导下，谢谢！

易生

Lu_ 发表于 2022-1-24 17:37
遇到了同样的问题。楼主解决了吗？能否指导下，谢谢！

是fab给的verilog model有问题

Lu_

易生 发表于 2022-1-24 19:24
是fab给的verilog model有问题

好吧。。。谢谢！