pll loop的tran与stb仿真

gjfds · 发表于 2020-11-17 17:23:28

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本帖最后由 gjfds 于 2020-11-17 17:39 编辑

在对pll进行建立时间与稳定性分析时，有matlab/pllsim等多种工具进行建模仿真，这需要电路设计者多学习几个工具，但是能不能用cadence建模仿真呢，当然是可以的，如下是一种可行的方法。

1 搭建如下testbench

2 在ADE里增加tran和stb仿真。stb是基于tran的结果的，要在tran的output中设置那个时间点仿真stb，要选择pll稳定建立后的时间点。

3 仿真结果如下

至此用cadence工具计算出了pll的建立时间和loop的稳定性。

zhang209a · 发表于 2020-11-17 18:51:27

好东西好东西

freehero · 发表于 2020-11-17 19:15:18

谢谢分享！

DDBKOBE · 发表于 2020-11-18 14:51:27

感谢分享

DDBKOBE · 发表于 2020-11-18 14:53:38

请问testbench中的各个模块名字分别是什么呢，小图有点看不清，谢谢~

jamesccp · 发表于 2020-11-18 16:16:44

非常好的分享

watertight · 发表于 2020-11-18 19:11:04

DDBKOBE 发表于 2020-11-18 14:53
请问testbench中的各个模块名字分别是什么呢，小图有点看不清，谢谢~

vccs integrator amp

gjfds · 发表于 2020-11-18 20:20:06

DDBKOBE 发表于 2020-11-18 14:53
请问testbench中的各个模块名字分别是什么呢，小图有点看不清，谢谢~

analogLib中vccs
ahdlLib库中integrator和amp

jiejie318 · 发表于 2021-8-10 15:45:17

楼主您好， stb 里面需要特殊设置么？

阿彩 · 发表于 2021-9-13 17:44:05

pfd那根线是MV级别

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