数字电路，IO的LVS错误，解决了很久了。。。

ZHZIC

allen_tang 发表于 2020-11-17 12:11
io内部有feedthrough的net，看下io那层hier有没有把这些net连一起

这个是去哪里看呀，layout还是IO 的spi网表还是v2lvs生成的网表啊

小马哥爱逛

ZHZIC 发表于 2020-11-17 16:44
我在APR之后，用ICC写verilog网表的时候，用的write_verilog是带了-pg选项的。
看了一下。v网表也是带VDD ...

从你截的图里能看出，你已经很接近问题真相了，但也有可能这个问题解决了，其他问题冒出来了；
我先回答下目前的SYN_CONNECT的问题。
从你的截图可以看到PVDD2POC定义的时候VDDPST被定义成SYN_UNCONNECT，这个问题点我怀疑是你在FP的时候对电源的定义没有写全，应该把VDDPST也定义成VDD。这个问题就能解决了，当然如果你先从网表解决的话，是要把VDDPST对应的SYN_UNCONNET都改成VDD。
。。。。。。。。
我看你发的网表中PVDD2POC被定义成VDD_IO了，我没有发现VSS_IO，是不是VSS_IO中的VSSPST也被定义成SYN_UNCONNECT了呢？
其他PAD没有VDD和VSS的定义，而内部定义有，有可能是关于PAD的VDD和VSS被定义成GLOBAL了呢，你查一下看是否有global的电源地？

小马哥爱逛

ZHZIC 发表于 2020-11-17 11:10
对了，我的IOcell的地是io和core共用的，也就是说他们的地都连到同一个Pad上
但是在IO内部，两个地的名字不 ...

刚才回复的时候没看到你这段话，VSSPST也是要和VSS连的。从版图上看PAD上共有两组电源地：VDDPST和VSSPST是给IO的环供电的，VDD和VSS是供内部用的。如果你们芯片只用了一组电源地，那么VDDPST就需要和VDD连一起，同理VSSPST也是。如果你们芯片有专门接环上的电源地，那么VDDPST和VSSPST就应该定义为连接环的那一组电源地的名字，此时VDDPST和VDD就不能连一起，同理VSSPST也是。

ZHZIC

小马哥爱逛 发表于 2020-11-17 17:37
刚才回复的时候没看到你这段话，VSSPST也是要和VSS连的。从版图上看PAD上共有两组电源地：VDDPST和VSSPST ...

因为VDDPST和VDD所需的电压是不一样的，一个是3.3V，一个是1.8V，所以VDDPST和VDD各有一个IO
VSS和VSSPST，厂商提供了两种方案：
1、他们分开作为IO和core的地（用到的cell是PVSS1CDG和PVSS2CDG）
2、他们共用一个地()PVSS3CDG
我为了节省PAD的空间，就使用了第二种方案，只用一个IO来当作地。
我在APR的时候，也没有管VDDPST和VSS，只是设置了他们的摆放位置，最后填上filler，因为最后填上filler之后IO形成一个环，自动的就把所有IO的VDDSPT连到了VDDPST的IO上，VSSPST和VSS就自动的连到了VSS的IO上。
我不知道在APR的时候，需不需要对VDDPST和VSSPST进行什么设置或者声明什么的。

ZHZIC

小马哥爱逛 发表于 2020-11-17 17:37
刚才回复的时候没看到你这段话，VSSPST也是要和VSS连的。从版图上看PAD上共有两组电源地：VDDPST和VSSPST ...

之前发现好像我的spi网表里没有给核心模块供电的IO和地
好像是我导出lvs的网表的选项不对
然后我从icc重新导出了lvs文件
然后进行LVS，还是没过，但是关于VDDPST的error没有了
net errors主要是IO内部的连接和IO接口那和核心模块的连接
instance errors主要是layout里IO里的电阻在source里是没有的

小马哥爱逛

ZHZIC 发表于 2020-11-18 03:23
之前发现好像我的spi网表里没有给核心模块供电的IO和地
好像是我导出lvs的网表的选项不对
然后我从icc重 ...

现在的lvs report报的错已经不是cell内部了。报的是IO内部，原理图缺少了PR这个电阻。你可以做个hcell，把PAD的IO和TOP分开跑。hcell的格式很简单，你搜一下就知道怎么写了

ZHZIC

好的，我去试试，谢谢

allen_tang

ZHZIC 发表于 2020-11-17 17:12
这个是去哪里看呀，layout还是IO 的spi网表还是v2lvs生成的网表啊

feedthrough就是IO内部横向贯穿的走线，signal控制还有core、predriver、postdriver的走线，
这部分除非你在pr工具里derive pg或者globalconnect上，不然需要处理cdl里IO 这层hier

liaohero

某些原因使apr tool 把VDDPST SYNOPSYS_UNCONNECTED_128 認成兩個點，可以手改spi 再run lvs ，期待分享為什麼tools 會認成兩個點

xbuilder

请问现在这个问题解决了吗？