数字电路，IO的LVS错误，解决了很久了。。。

ZHZIC

tsmc18的工艺，IO库用的是tpd018nv_280a不加IO cell的版图，生成的网表和版图是可以通过LVS的，但是加上IO之后，就过不了了，具体是这样的：
手动在IO的PAD上加上label之后，LVS就是下面的错误。错误集中在IO上，有的layout有，但是source是没有的，有的source有，layout没有。还有一些连接的错误，好多都集中在VDDPST（给IO供电的电压）上，这个VDDPST是只有IO再用，core是没有用到的
然后我又尝试了好多解决方案：
1、在lvs的option中打开connect nets with colon，然后选择connect all nets by name，没有用。。。
2、我发现IO filler和IO corner的label上都有冒号，然后我打开这些cell的版图，去掉了label最后面的冒号，然后进行LVS检查，还是没过，错误跟刚开始是一样的
3、在lvs规则文件加了LVS POWER NAME VDD VDDPST，没有效果
4、在从。v生成的spice网表文件里最后加了一句话:.GLOBAL VDDPST,没有用。
5、将core的power ring连接到IO的相应的电源地上，没有用
上面几种方案，报的错误都是一样的，50个nets errors、50个instance errors和35个property errors
后面都是瞎试了，都没有用，我实在是没招了，不知道有没有遇到过这种问题的前辈啊，或者提供一下解决思路啊




上传一下完整的lvs报告

ZHZIC

对了，我的IOcell的地是io和core共用的，也就是说他们的地都连到同一个Pad上
但是在IO内部，两个地的名字不一样，一个是VSS，一个是VSSPST，但是他们在版图里是连在一起的
不知道需不需要把VSSPST的名字改成VSS，我试了一下，在各自的IO版图里改了下名字，但是整体的版图里，名字没有变化。

allen_tang

io内部有feedthrough的net，看下io那层hier有没有把这些net连一起

小马哥爱逛

ZHZIC 发表于 2020-11-17 11:10
对了，我的IOcell的地是io和core共用的，也就是说他们的地都连到同一个Pad上
但是在IO内部，两个地的名字不 ...

看了下你的LVS report。最明显的就是detail information那一栏。layout侧提示b端接的是VDDPST，schematic侧提示b端接的SYN_UNCONNECT。感觉是你的网表调用有问题，至少IO的网表没有跟版图对上

小马哥爱逛

ZHZIC

小马哥爱逛 发表于 2020-11-17 12:50
看了下你的LVS report。最明显的就是detail information那一栏。layout侧提示b端接的是VDDPST，schematic ...

这是我在rtl代码里调用的IO CELL的module，然后调用的格式是：
也不知道对不对，综合的时候对这些IO cell设置的dont_touch，PR的时候，floorplan那一步给他们设置约束之后，也就不管了

小马哥爱逛

ZHZIC 发表于 2020-11-17 15:24
这是我在rtl代码里调用的IO CELL的module，然后调用的格式是：
也不知道对不对，综合的时候对这些IO cell ...

这和verilog没关系。PNR后out会产生带电源地的vg，你需要看下你v2lvs之后的网表中对于IO的定义是否有VDD和VSS？

ZHZIC

小马哥爱逛 发表于 2020-11-17 12:50
看了下你的LVS report。最明显的就是detail information那一栏。layout侧提示b端接的是VDDPST，schematic ...

我去spi的网表找了一下SYNOPSYS_UNCONNECTED_128这个net，只找到了下面的这句话：
XVDD_IO PVDD2POC $PINS VDDPST=SYNOPSYS_UNCONNECTED_128

感觉这里表示调用PVDD2POC这个module，然后把这个module的pin（VDDPST）与网表里的net（SYNOPSYS_UNCONNECTED_128 ）相连，也就是说，在这个网表里没有信号VDDPST，只有SYNOPSYS_UNCONNECTED_128 ，除了在这调用的里面发现了VDDPST，其他就没有发现了，但是却有一个问题，LVS的报告里，source却有VDDPST,这个我不太明白，可能是网表里include的库里的spi网表有VDDPST？
然后我又看了一下ICC吐出来的。v网表，同样找了一下SYNOPSYS_UNCONNECTED_128 这个信号，也找到了下面这句话：
PVDD2POC VDD_IO (.VDDPST ( SYNOPSYS_UNCONNECTED_128 ) ) ;

代表的意思应该是跟spi网表一样的，所以我猜测source里没有VDDPST这个信号，但是layout里我把相应的ports设置了VDDPST，所以我就把VDDPST改了下名字，改成了 SYNOPSYS_UNCONNECTED_128，然后跑了一下LVS，还是没过，但是错误却不一样了：

那个Incorrect ports就是我改的那个ports，

可以发现property errors变少了。但是net的error确好多出现在了VDD和VSS。
instance error还是d和b对不上，但是对不上的信号好像倒过来了，之前source是连 SYNOPSYS_UNCONNECTED_128，现在source是连VDDPST
我再上传一下新的LVS报告：

ZHZIC

小马哥爱逛 发表于 2020-11-17 15:28
这和verilog没关系。PNR后out会产生带电源地的vg，你需要看下你v2lvs之后的网表中对于IO的定义是否有VDD ...

我在APR之后，用ICC写verilog网表的时候，用的write_verilog是带了-pg选项的。
看了一下。v网表也是带VDD和VSS的，但是IO没有带VDD和VSS
然后看了一下v2lvs之后的spi网表，一样的，也是只有IOcell是没有带VDD和VSS的。而且没有VDD和VSS的IO，我不太清楚IO也是需要VDD和VSS的定义吗？因IO cell在版图里围成一个圈，自动就把VDD和VSS连起来了，连到VDD的IO和VSS的IO。
我看了一下库里的IO的spi网表，对每一个module的定义都没有VDD和VSS，module内部倒是有VDD和VSS
库里的std cell的spi网表，每个module倒是有VDD和VSS


我刚刚又回复了一段话，挺长的，需要审核。

ZHZIC

allen_tang 发表于 2020-11-17 12:11
io内部有feedthrough的net，看下io那层hier有没有把这些net连一起

我现在还不知道feedthrough怎么理解，所以也不知道怎么看有没有连一起
能告诉我怎么看吗？我学习一下