急！！STA和形式验证都过了，后仿却报出了关于recrem的时序违例

ZHZIC

STA和形式验证都过了之后，我用VCS进行后仿，报了很多关于recrem的时序违例，具体的语句是下面这样子：
"/home/IC/Desktop/work/tamc18_std_cell/tcb018gbwp7t_290a/TSMCHOME/digital/Front_End/verilog/tcb018gbwp7t_270a/tcb018gbwp7t.v", 5136: Timing violation in tb_top_spi.u_top_spi.master.master_ctrl.cstate_reg_0_
    $recrem( posedge CDN:4000799, posedge CP:4000441, limits: (-71,706) );
输出波形显示如下：：

不知道这种时序违例应该怎么解决啊，需要去哪里找出问题？明明STA已经验证了的啊，为什么后仿还会出问题。。。
还有这个recrem是什么意思？
对了，我用PT写sdf文件的选项是这样的：
write_sdf -context verilog -significant 4 $OUT_PATH/${WORKING_DESIGN}_setuphold_recrem.sdf -version 3.0 -include {SETUPHOLD RECREM}
PT在写sdf文件的时候，出现了一个warning：
Warning: The sum of the setup and hold values in the cell 'slave/slave_shift_reg_8_' for the arc between pins 'CPN' and 'D' is negative, which is not allowed. To make it positive, the minimum hold value has been adjusted from 0.089503 to 0.100946.  (SDF-036)
不知道有没有影响。
跑VCS时的选项如下：
vcs -R -full64 -fsdb -f flist.f -l top_spi.log -timescale=1ns/1ps +neg_tchk -negdelay +define+NTC+RECREM
因为马上要流片了，有没有前辈帮忙看一下啊，非常感谢

ZHZIC

求帮忙

ZHZIC

顶一下，好像要沉了
求帮忙

thjan65

$recrem( posedge CDN:4000799, posedge CP:4000441, limits: (-71,706) );表示min: -71ps, max:706ps, 但實際為 799-441=358 << 706
所以應該把CDN posedge 再往後延遲約 350ps 就足夠, 實際上考量eco, 1ns以上會好一點

phoenixson

thjan65 发表于 2020-11-14 20:39
$recrem( posedge CDN:4000799, posedge CP:4000441, limits: (-71,706) );表示min: -71ps, max:706ps, 但 ...

问题很容查出来，关键是为什么你的STA会差距这么多？ 这个才是关键的，因为这个是你signoff的标准，如果这个都不可信，你还敢投片么？

ZHZIC

phoenixson 发表于 2020-11-14 21:11
问题很容查出来，关键是为什么你的STA会差距这么多？ 这个才是关键的，因为这个是你signoff的标准，如果 ...

流程还不是很熟悉。。。
STA的时候，约束用的跟综合的时候是差不多的。不知道这里会不会有问题
icc吐出来了两个spef文件和sdc文件，我也不知道对不对。。。

ZHZIC

thjan65 发表于 2020-11-14 20:39
$recrem( posedge CDN:4000799, posedge CP:4000441, limits: (-71,706) );表示min: -71ps, max:706ps, 但 ...

你好，我在测试文件里改了一下复位信号转换的时间，跟时钟信号错开之后，虽然还是会报时序的违例，但后仿对了
这好像是个异步时钟时钟和复位之间的时序违例，我从综合到STA，复位信号就一直是false_path，是不是因为这个才检查不到这里的约束
不知道这个问题我应该怎么办了，可以不管吗

jake

如果实际使用场景里复位和时钟的关系能保证和你后仿里的一致，可以 ignore。 如果不能保证，建议重做设计。

ZHZIC

jake 发表于 2020-11-14 22:31
如果实际使用场景里复位和时钟的关系能保证和你后仿里的一致，可以 ignore。 如果不能保证，建议重做设计。 ...

谢谢你们的建议，可能要重新设计了
从rtl到版图，我的复位一直都是不考虑的，都是设成false_path的，一直以为异步电路复位是不需要考虑的，之前没听过recovery和removel，是我想的太简单了，这个复位应该是没法控制与时钟的关系的，实际的情况我就打算做一个按键，人为的控制。
想问一下，这个复位和时钟的约束应该怎么设置，是在rtl代码里就需要写好吗？不知道应该怎么写

ZHZIC

jake 发表于 2020-11-14 22:31
如果实际使用场景里复位和时钟的关系能保证和你后仿里的一致，可以 ignore。 如果不能保证，建议重做设计。 ...

这是cstate_reg_0_那个cell的波形，上面两个是时钟和复位，下面两个就是输入和输出了。这是一个状态机，输入其实也是由另一个flop的输出控制的，定位的话，绕了一圈就回来了。感觉是时钟和复位同时上升造成的，我把复位向后挪0.5ns之后，波形图就对了。
看了下这个点的约束：

可以看到确实是没有约束的