不同module中的timescale问题

dqwuf2008

一个工程中，不同module的timescale不一样，最后对工程进行仿真的时候以哪一个timescale为准呢？
以testbench顶层文件里面定义的timescale为准？还是以VCS makefile脚本里面定义的timescale为准?
请大神赐教，谢谢！

YYFFLLMMNN

不知道。
但是我个人一般都要统一，为什么要搞得不一样呢

dqwuf2008

   

YYFFLLMMNN 发表于 2020-11-2 09:20
不知道。
但是我个人一般都要统一，为什么要搞得不一样呢

不同的程序是不同的人写的，有些还是以前工程的程序拷贝过来的，所以有可能各个文件的timescale时间不一样

失重wlq

在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。
这里要特别注意，timescale的作用域以编译顺序来的，而不是instance 层次结构。
模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。
至于VCS的-timescale选项是防止编译的第一个源文件没有指定timescale用的：源代码文件中有的包括`timescale编译指令，有的不包括，如果在VCS命令行中，不包括`timescale的源代码文件在最前面，VCS会停止编译。使用-timescale选项为这些在前面且又没有`timescale的源文件指定timescale

失重wlq

VCS中还有一个-override_timescale选项，可以覆盖所有的源文件中的timescale设置