又来求助了。。LVDS输出没有电压

YYFFLLMMNN

这个问题说来简单。7K325t的一个芯片，输出一对1MHz的差分信号，电平标准为LVDS_25。
输出一对LVDS差分信号，然后接回FPGA另外一对LVDS输入管脚。
已经按照图片所示，在接收端使能了DIFF_TERM电阻（即100欧）。
但是输出的差分电压用示波器始终测试不出来，什么信号都看不到。。。
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分析原因：
1.LVDS接收端没有使能DIFF_TERM电阻？
已经使能，排除。
2.管脚搞错了？
4个pin换为单端信号，输入输出皆正常。
所以排除。
3.示波器带宽不够？
差分信号只有1M，然后示波器带宽为1GHz。
所以排除。
4.芯片坏了？
换一块板子还是这样。
5.BANK不支持LVDS？
BANK用的是BANK15的某2组差分对，是HR bank，理论上讲是可行的。
看到网上说有的管脚只是支持LVDS的输入，但是不支持LVDS输出。
数据手册、UG47、UG475都翻了，确实找不到针对某个管脚的对LVDS的说明。
只有笼统的说支持LVDS。
有碰到过的朋友吗？？真的是有的管脚不支持LVDS输出吗？
不支持的话，输出到底是什么样的？
++++++++++
感谢。

YYFFLLMMNN

补充一点：
输出的差分对仿真是看见了的，因为是端口信号，所以ILA无法看。

YYFFLLMMNN

折腾了一周，就在走投无路的时候，似乎发现了曙光。
UG471明确说明，LVDS或者LVDS_25要求BANK电压分别是1.8V或者2.5v。
如果BANK电压超过2.85V，那么，LVDS或者LVDS_25输出将会成为high-Z状态。
这就很像原因所在了。
经过测试，我的开发板，BANK电压确实是3.3v，因此作为差分输出的时候，
应该是处于高阻态了。
马上改供电电压，测试一下就明白了。

YYFFLLMMNN

经过测试，bank电压的确是3.3V，所以无法输出L号，问题解决。
总之，手册才是关键。

夜微寒

YYFFLLMMNN 发表于 2020-10-28 16:58
折腾了一周，就在走投无路的时候，似乎发现了曙光。
UG471明确说明，LVDS或者LVDS_25要求BANK电压分别是1.8 ...

好兄弟，我今天也遇到这个问题了，果然是BANK电压的问题

innovation

YYFFLLMMNN 发表于 2020-10-28 16:58
折腾了一周，就在走投无路的时候，似乎发现了曙光。
UG471明确说明，LVDS或者LVDS_25要求BANK电压分别是1.8 ...

赞，如此严谨地排查问题并分享的好帖不多见！
借楼主之地，略作补充：
1. 关于“管脚只支持LVDS输入，不支持LVDS输出”的出处，见Xilinx Spartan-6 UG381 Page41，限制其LVDS输出仅Bank 0/2支持，见下图（摘自Xilinx UG381）：



2. Xilinx 7系列FPGA的LVDS管脚限制为“HP BANK支持LVDS；HR BANK支持LVDS_25”，无方向限制，见下图（摘自Xilinx ug471 Page 91）：



3. Xilinx 7系列FPGA的LVDS/LVDS_25的电气参数在使用时可以认为是一致的。也就是说，从HR BANK以LVDS_25的IO规范输出至HP BANK以LVDS的IO规范输入是可行的，反之亦然。见下图（摘自Xilinx ds182 Page 11）：



4. 关于“如果BANK电压超过2.85V，那么LVDS_25输出将成为High-Z状态”这一说法见Xilinx UG471 Page 100 注释2，见下图（摘自Xilinx UG471 Page 100）：



5. 上一条BANK电压的限制不适用于Xilinx 7系列FPGA的LVDS输出，即UG471 Page 100 注释2并不含LVDS输出。我对这一点的理解是因为7系列FPGA的HP BANK的VCCO最高到2.0V（超过此电压，可能造成芯片的永久性损伤），所以Xilinx就没想过咱们会给HP BANK设计2.85V之上的VCCO，7系列FPGA HP BANK VCCO供电限制见UG471 Page 13和ds182 Page 1：

jxyggg

innovation 发表于 2021-9-23 19:36
赞，如此严谨地排查问题并分享的好帖不多见！
借楼主之地，略作补充：
1. 关于“管脚只支持LVDS输入，不支 ...

点赞，LVDS电平的就是要注意实际bank使用的电压，和硬件密切相关，对于板卡设计来说，硬件设计时就需要FPGA工程师参与。

hr117700

学习了~~