verification env demo v3

cofd0nut · 发表于 2020-9-30 20:21:55

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本帖最后由 cofd0nut 于 2020-9-30 20:27 编辑

最近和朋友写了一个c++ 与 system verilog 联合仿真的环境, 放上demo V3 版本，加入了后端monitor 组件，具体请见附件。
感兴趣的可以联系：cofd0nut@outlook.com 或者这个博客：http://blog.eetop.cn/1737759

技术特色

把验证组件连接部分封装到c++ lib里，简化了组件间的连接关系。

让验证新手也能很快成为数字验证达人。
让一两个人员能够高效完成测试向量的初始化和测试率覆盖。
灵活的功能添加和修改。

外围使用System verilog ENV

简洁，清晰的架构，容易上手。
传统固定测试向量建立。
受约束的随机测试向量建立。
创新的验证覆盖率检查架构。
简洁的芯片行为预测模型，方便维护。

NOR/NAND Flash 芯片数字验证。

Single die
Multi die/Multi volume
Multi CE pin

juneshang · 发表于 2020-10-1 12:47:10

学习学习

student321 · 发表于 2020-10-4 19:39:30

kankan

warewise6836 · 发表于 2020-10-7 16:15:00

Thank you.

anpengfei · 发表于 2020-10-9 09:20:56

nice感谢

cofd0nut · 发表于 2020-10-27 19:01:49

大侠们给点意见和建议把，多谢多谢。

lmz05 · 发表于 2020-10-31 10:27:12

现在主流还是uvm，楼主这个比较非主流

cofd0nut · 发表于 2020-12-14 21:17:00

lmz05 发表于 2020-10-31 10:27
现在主流还是uvm，楼主这个比较非主流

是的是的

补充内容 (2021-3-24 20:53):
这个验证环境可以基于UVM，感觉没必要，因为这个环境可以实现UVM里的功能。

飞翔的马甲 · 发表于 2021-8-20 15:58:31

有点鸡肋

zyfwh · 发表于 2021-9-9 22:15:44

thanks

[原创] verification env demo v3

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