如何在DC中指定门控时钟综合成的管子为CKLNQxxxLVT

ClancyLee

请问各位大佬，我想在DC中使用了compile_ultra -gate_clock来综合，请问使用什么命令可以指定门控时钟综合成的管子为CKLNQDxxxLVT/CKLHQDxxxLVT(指定为地阈值的管子，好像可以降低功耗？)，我用的是TSMC 28的库

ClancyLee

自己顶一下，求助呀

cocoonqqq

set_clock_gating_style ......... \
               -.............................. \
                -positive_edge_logic {integrated:CKLNQ****}

zhangyang370281

建立插入clock gating单元和compile_ultra分开来做，先通过set_clock_gating_style命令指定使用的clock gating单元的类型，insert clock gating, compile_ultra

ClancyLee

cocoonqqq 发表于 2020-9-11 16:10
set_clock_gating_style ......... \
               -.............................. \
                 ...

这个command的-pos {integrated: }的冒号后面是不是只能指定一个cell呀？我在冒号后面加上[get_lib_cells */CKLNQ*LVT]，失败了，我要怎么弄，才可以指定多个不同驱动的管子，让工具在综合的时候自己选择需要的管子呢？

ClancyLee

cocoonqqq 发表于 2020-9-11 16:10
set_clock_gating_style ......... \
               -.............................. \
                 ...

set_clock_gating_style的-pos {latch : } 可以指定多个不同驱动的管子（CKLNQD*BWP40P140LVT）吗？

cocoonqqq

我也不知道唉我又不是前端我是个正宗pr  。我理解如果工具不支持星匹配多个，你就指定一个驱动在中间的，总不会大错。一个门控而已，你再加个 “-max_fanout 16”  帮忙控一下扇出，综一下看看，时序过不了再分析。别纠结。

ClancyLee

cocoonqqq 发表于 2020-9-14 11:25
我也不知道唉我又不是前端我是个正宗pr  。我理解如果工具不支持星匹配多个，你就指定一个驱动在中间的， ...

嗯嗯，我尝试了使用驱动为4的管子，没啥问题，应该不用指定多个，够用就行。感谢大佬回复呀