VCS后仿真Warning处理

dy19870425 · 发表于 2020-9-5 17:08:35

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本帖最后由 dy19870425 于 2020-9-5 22:24 编辑

用VCS进行时序后仿真，出现以下Warning，请问各位大佬该如何处理啊？
Warning-[SDFCOM_NTCDTL] NTC Delay is larger than ModPath Delay
../../A_doctor/smic_55nm_lib/stdcell/SCC55NLL_HS_RVT_V2p0c/verilog/scc55nll_hs_rvt_neg.v, 27699
instance: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_subsys_perips.u_sirv_ppi_fab.u_sirv_gnrl_icb_buffer.u_sirv_gnrl_cmd_fifo.dp_gt0_fifo_rf_1__fifo_rf_dffl.clk_gate_qout_r_reg_2.latch
Negative Timing Check delay of signal "posedge CK" is "11",
which is larger than module path delay "10"

PS：在vcs编译的时候加了 +neg_tchk -negdelay选项

winsun001 · 发表于 2020-9-5 19:56:26

+no_tchk_msg即可，这种告警没有关系。

dy19870425 · 发表于 2020-9-5 20:08:28

本帖最后由 dy19870425 于 2020-9-5 20:12 编辑

winsun001 发表于 2020-9-5 19:56
+no_tchk_msg即可，这种告警没有关系。

但是VCS会按照.v里的specify来进行时序检查，那么就有可能违例啊。

nqq03 · 发表于 2020-9-18 15:39:01

请问你解决了没有？

dy19870425 · 发表于 2020-9-18 18:22:20

nqq03 发表于 2020-9-18 15:39
请问你解决了没有？

这种警告可忽略，没啥影响。

nqq03 · 发表于 2020-9-21 17:20:59

dy19870425 发表于 2020-9-18 18:22
这种警告可忽略，没啥影响。

我这边仿真的时候，他使用的时序延时不是sdf里指定的内容，而是像他警告提示那样使用的延时，这个延时不是仿真模型的值，是出现违例单元的一个负延时值。同时出现一个没有报错的时序违例，波形上看起来完全错误，但是工具一点错都没有报。DFF的CK-Q的IOPATH值用的是RN-CK的负时序值。目前怀疑是后端网表问题。

dy19870425 · 发表于 2020-9-27 21:52:53

nqq03 发表于 2020-9-21 17:20
我这边仿真的时候，他使用的时序延时不是sdf里指定的内容，而是像他警告提示那样使用的延时，这个延时不 ...

请问最后解决了吗？

nqq03 · 发表于 2020-9-28 13:07:57

dy19870425 发表于 2020-9-27 21:52
请问最后解决了吗？

目前的解决方法，是PT导sdf文件的时候，把负时序变成0。因为仿真工具没有办法把负时序当成0处理，导致各种时序不正常。

dy19870425 · 发表于 2020-9-29 14:20:53

nqq03 发表于 2020-9-28 13:07
目前的解决方法，是PT导sdf文件的时候，把负时序变成0。因为仿真工具没有办法把负时序当成0处理，导致各 ...

PT导sdf文件的时候? 您的意思是从PT导出sdf文件时，将负延时变为0. ？请问用的命令是什么啊？谢谢！

nqq03 · 发表于 2020-10-29 08:46:23

write_sdf -no_negative

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