采样保持电路中的漏电问题

earthcheng

各位同行好，我有一个采样保持电路的设计和测试上的问题。
我使用的工艺是UMC130nm，设计了一个后级的驱动电路，设计原理图如下图

我在前仿和后仿都没有出现问题，都可以很好的保持住，但是在测试的时候发现了有点像是不能保持住的问题，测试波形如下

而且我经过测试发现运放是没有问题的，开关常开和常断测试也没有问题，但是切换就不能保持（此时保持时间为20us）。我的开关用的是最简单的一对互补的MOS，尺寸是W/L=1u/500n和W/L=500n/500n。电容使用的是库里面的MOS电容。且在测试的时候发现保持时间越小，保持时上升的幅度越小。请问各位先进同行们能不能帮我分析一下呢？

今天好困困啊

先定位一下是哪里在漏电，可用理想开关/电容等器件检查是否还有漏电现象；
如果真的是漏电造成的，开关漏电的话考虑加大沟道长度，Power mos gate端一般漏电较小，电容漏电的话环mom mim电容吧；或者直接提高采样频率，同时进行双采样。

earthcheng

今天好困困啊 发表于 2020-9-11 16:12
先定位一下是哪里在漏电，可用理想开关/电容等器件检查是否还有漏电现象；
如果真的是漏电造成的，开关漏电 ...

首先谢谢你的回答。上面是我流片之后的测试，我重新检查了我的仿真，后仿是没有问题的，所以不能像您说的用理想开关检查是不是漏电现象。
另外因为跟我同批次的流片设计者，这样相似的输出电路是可以保持的，但是他的功率管非常大（寄生电容很大）。所以我猜测会不会是我的保持电容取得值不够的原因？但是按照原理来讲，如果开关、电容、功率管栅极不漏电的话，采样保持电容取得小一些应该也可以保持吧？

孙之策

200f加m=4的功率管是不能保持的，高阻节点没有大电容

earthcheng

孙之策 发表于 2020-10-9 10:39
200f加m=4的功率管是不能保持的，高阻节点没有大电容

首先谢谢您的回答。其实我也觉得是这里的问题，但是，很奇怪的是，我在cadence中仿真是可以保持的，而且后仿也是可以保持的。这一点让我很疑惑。

yangnanfrank

感觉你后级驱动电路用SF可能会更好一点吧。看着应该是电容在漏电。

earthcheng

yangnanfrank 发表于 2020-11-10 09:30
感觉你后级驱动电路用SF可能会更好一点吧。看着应该是电容在漏电。

首先谢谢您的回答。请问SF具体是什么的简称呢，可能我没了解过SF？

yangnanfrank

source follower，源极跟随器。
还是换成单位增益负反馈的OP吧，不然可能摆幅不够。也不知你Vpp是多大。

nanke

楼主的问题描述的不清楚啊，图看不懂，所谓的输出输入节点是啥？哪个是测试的波形哪个是仿真的？？
测试是哪个点？
（1）测试的探头是有阻抗的
是否有考虑
（2）1.8V的out处的PMOS 4*30u/120n ，L取这么小？ 这么大的MOS管是接到pin上的？，ESD画法？
漏电会很大？然后栅级还floating...，floating的mos管怎么工作，除了开关，cgs,cgb,cgd还有版图上的寄生都会漏。。。out的NMOS还是放大器，栅端变化一点点，out。。。。

nanke

nanke 发表于 2020-11-19 19:00
楼主的问题描述的不清楚啊，图看不懂，所谓的输出输入节点是啥？哪个是测试的波形哪个是仿真的？？
测试是 ...

不知为啥这么设计，而且还有同一批的人跟你的设计一样？除了功率管更大，没有区别吗？