组合逻辑单元处报hold vio，并且特别大

jake

工具把 AND 当成 clock gating 了。
这个电路实际上是有很大问题的。 3# 已经讲了解决方法，用 ICG 换掉 AND。  
如果真的不在乎 第一个 DFF 到 A1 timing，加一个约束， set_disable_clock_gating_check 加到 AND 上，place & route 把这几个 cell 放在一起。
  

quanqiutong

你分析的路径上data路径是正沿，clock 路径上是负沿，时间差半个cycle后，不会出现hold的问题，工具分析没有按照电路的工作来分析，而是按照工具自己的理解来分析的，如果能保证电路工作没问题，按楼上设置disable clock gating 是可以的

liu675

好的，非常感谢楼上2位，我再去试试看