组合逻辑单元处报hold vio，并且特别大

liu675 · 发表于 2020-9-3 17:28:05

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我现在的hold vio发生在A1处，并且hold slack 是负一千多，请问大家有没有遇到这样的问题，应该怎么解决？

liu675 · 发表于 2020-9-3 17:30:27

下面CLK到A2的path 中间少画了个INV

A1985 · 发表于 2020-9-3 18:20:50

门控请用专用icg。。。保证到达A1点的控制信号高电平稳定，能把一个clk高电平吃进

quanqiutong · 发表于 2020-9-3 18:26:19

timing 报的是否出错，这么大的hold感觉是分析错了

liu675 · 发表于 2020-9-4 08:34:44

A1985 发表于 2020-9-3 18:20
门控请用专用icg。。。保证到达A1点的控制信号高电平稳定，能把一个clk高电平吃进 ...

这个不是门控吧，有的出错的地方后面接的不是DFF，而是输出端口

liu675 · 发表于 2020-9-4 08:35:32

quanqiutong 发表于 2020-9-3 18:26
timing 报的是否出错，这么大的hold感觉是分析错了

请问该怎么分析timing？我不知道从哪下手

quanqiutong · 发表于 2020-9-4 09:19:40

就是用report_timing 看看A1，A2上为什么delay这么大，路径上的timing是否合理

liu675 · 发表于 2020-9-4 09:58:13

quanqiutong 发表于 2020-9-4 09:19
就是用report_timing 看看A1，A2上为什么delay这么大，路径上的timing是否合理

看了下，说是launchs rise edge,capture是fall edge，正好相差半周期，前端说代码没问题

quanqiutong · 发表于 2020-9-4 10:40:42

那就是你分析错了，看看为什么差了半周期，如果去掉半个周期你的timing应该就没问题了

liu675 · 发表于 2020-9-4 13:56:35

quanqiutong 发表于 2020-9-4 10:40
那就是你分析错了，看看为什么差了半周期，如果去掉半个周期你的timing应该就没问题了 ...

我也不知道为什么DC综合出来会差半个周期，另外是不是也不应该在这个组合逻辑处检查时序？我这种情况是不是要设false path？

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