夏宇闻 verilog数字系统设计 risc cpu 例子

wanhua · 发表于 2020-8-19 22:10:07

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本帖最后由 wanhua 于 2020-8-25 09:03 编辑

不是原创，夏宇闻 verilog数字系统设计 risc cpu 例子。

我那版书上代码有bug，自己调好了。

代码分享，我也是新手，一起交流学习。

两个rar都下载了一起解压。

是一个quartus 15 & modelsim 调试的工程，要是不兼容，那只能手动将每个模块的代码复制再跑了。

gouyaer123 · 发表于 2020-8-20 06:46:25

感谢

糊粘丶 · 发表于 2020-8-20 08:51:12

楼主高手呀！！！

hanyusky10 · 发表于 2020-8-20 13:50:02

谢谢分享~

amir98 · 发表于 2020-8-22 01:06:53

what is this?!!!!

wanhua · 发表于 2020-8-22 08:08:47

本帖最后由 wanhua 于 2020-8-22 11:46 编辑

amir98 发表于 2020-8-22 01:06
what is this?!!!!

the codes of a model of simplified RISC CPU from the book of Xiayuwen.the codes are checked by me and can pass the simulation.
I'm a green hand. Maybe this task is too easy to you.

zjmcc · 发表于 2021-3-31 20:16:05

多谢分享！

qq154313157 · 发表于 2024-9-15 22:26:28

谢谢楼主

skahill · 发表于 2024-9-17 09:34:11

Many thanks

AleMin · 发表于 2024-11-5 17:10:41

夏宇闻的这本书实在写的一般。还是在从软件的角度写

[资料] 夏宇闻 verilog数字系统设计 risc cpu 例子

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