如何用DC命令得到所有input/output所属的时钟域？

duanwuqqqqqq

各位，在下有个问题请教一下大家：
如何利用DC工具的命令得到各个input/output所属的时钟域？

问题的背景：
综合时需要设置input delay/output delay，这在一个设计的时钟结构比较简单的时候是比较好设置的，只要设置一个V_CLK，然后所有delay全部设置到这个V_CLK上面就行了（例如delay可以设置为0.4*V_CLK）。但是当一个设计有多个时钟时这样设置容易出问题，有的clk与设置的V_CLK频率关系可能使得V_CLK的launch沿与clk的capture沿靠的非常近，这时再设置delay为0.4*V_CLK这种形式就很难没有violation。
所以我想有没有办法得到所有input/output所属的时钟域，这样我就可以针对每个时钟域分别设置一个V_CLK然后分别针对每个时钟域设置不同的delay了。

ps：我想知道的是利用工具命令达到目的，不是手动的一个个去确定，那样效率太低而且容易出错。

谢谢！

optihack

对于某个clk  iclk， 如下all_fanin -to [all_fanout -from iclk -flat] -start

randolpha

Report_constraints

duanwuqqqqqq

optihack 发表于 2020-8-18 16:49
对于某个clk  iclk， 如下all_fanin -to [all_fanout -from iclk -flat] -start

谢谢回复！
试了下这个命令。all_fanout -from iclk -flat可以找出所有iclk驱动的寄存器，但是all_fanin[all_fanout -from iclk -flat] -start并不能找出这些寄存器的path的起点。感觉利用all_fanin和all_fanout的组合可以达到我的目的，只是还需要对这2个命令的组合做一些改变才行，有时间再慢慢研究。

duanwuqqqqqq

randolpha 发表于 2020-8-18 17:12
Report_constraints

谢谢回复！
Report_constraints实现不了我的目的。

randolpha

duanwuqqqqqq 发表于 2020-8-21 13:30
谢谢回复！
Report_constraints实现不了我的目的。

report_clock -attributereport_clock -group