关于综合时的时钟问题

RTL_wj

如果时钟在内部即驱动上升沿触发器，也触发下降沿触发器，同时在部分触发器中用作数据D端输入，请问这个时候要怎么进行约束？
谢谢各位大佬~

asic_service

1：即用rising edge和falling edge，这个没有问题，只要有create_clock就行。STA工具会自动分析是用1T还是0.5T去分析timing；
2：不建议把clock当做DFF的D端。非得这样，估计得对这个DFF设置flase path.

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