采用bang-bang PD 的CDR电路计中的几个问题

lizhengxuan · 发表于 2020-8-12 13:54:18

有没有做CDR方向的大佬帮帮忙指点下

lizhengxuan · 发表于 2020-8-13 09:21:57

每日一顶

lizhengxuan · 发表于 2020-8-13 16:57:37

顶一下

lizhengxuan · 发表于 2020-8-17 18:17:56

远上寒杉发表于 2020-8-15 17:03
尝试回答一下：

1. 在无输入抖动的理想情况下，bang-bangPD的增益是0吗？

你好！首先非常感谢你的解答，受益匪浅！关于第3个问题的回答：“实际上KPD在不同的phase error时是不同的，你可以根据原理描出一条“PD平均输出”-“输入稳定相位误差”的曲线，对其求导就是BBPD的增益，这是一条类似高斯分布的曲线，在计算环路时取一个范围的平均值。”
我想请问下，在bang-bang CDR进行环路建模的时候，因为不同相差情况下KPD不同，该怎么选取KPD的值来计算环路带宽？是选取近似0相位差时候的线性区增益代替KPD吗？
还有一个问题是有什么方法或者软件，可以将高斯分布的jitter添加到输入中进行建模分析？
感激不尽！祝好！

lizhengxuan · 发表于 2020-8-17 18:34:30

远上寒杉发表于 2020-8-15 17:03
尝试回答一下：

1. 在无输入抖动的理想情况下，bang-bangPD的增益是0吗？

你好，下图是我仿真的一个BBPD输入输出曲线，横轴是输入相位差，纵轴为输出均值电压（输入无jitter，后仿结果，只考虑器件寄生）：

可否把0.4-0.6UI处的斜率当作KPD，以此KPD来计算环路带宽？环路带宽能不能写成 KPD*Icp*R*Kvco？
还望百忙中能给与我些指导，感激不尽！
祝好~

lizhengxuan · 发表于 2020-8-19 16:32:41

顶一下

lizhengxuan · 发表于 2020-8-20 09:59:19

每日一顶

lizhengxuan · 发表于 2020-8-21 17:26:17

欢迎更多大佬给些指点

远上寒杉 · 发表于 2020-8-22 11:09:41

lizhengxuan 发表于 2020-8-17 18:17
你好！首先非常感谢你的解答，受益匪浅！关于第3个问题的回答：“实际上KPD在不同的phase error时是不同 ...

用一个范围的平均值就可以。

Cadence的analogLib中的vprbs可以加RJ，也可以自己写个VerilogA模块。

lizhengxuan · 发表于 2020-8-25 09:11:13

远上寒杉发表于 2020-8-22 11:09
用一个范围的平均值就可以。

Cadence的analogLib中的vprbs可以加RJ，也可以自己写个VerilogA模块。

受益匪浅，感激不尽！！！

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