verification env demo

cofd0nut

最近和朋友写了一个c++ 与 system verilog 联合仿真的环境，这里放上一个demo, 见附件。
感兴趣的可以联系：cofd0nut@outlook.com
http://blog.eetop.cn/1737759

把验证组件连接部分封装到c++ lib里，简化了组件间的连接关系。

让验证新手也能很快成为数字验证达人。

让一两个人员能够高效完成测试向量的初始化和测试率覆盖。

灵活的功能添加和修改。

System Verilog ENV

简洁，清晰的架构，容易上手。

传统固定测试向量建立。

随机测试向量建立。

创新的验证覆盖率检查架构。

简洁的芯片行为预测模型，方便维护。

NOR/NAND Flash 芯片数字验证。

Single  die

Multi die/Multi volume

Multi CE pin

年轻的韭菜

不太懂，能解释下coco的含义吗

cofd0nut

我也是一知半解，按照我的的理解是：
这个coco 作用是“把验证组件连接部分封装到c++ lib里，简化组件间的连接关系。”，也就是说让大家不必费神去理解验证环境的各个组件的连接，不懂也没关系。
这样可以把精力集中到各个组件的功能开发上，完善验证特性。

dtyuzhou

花了点时间看了一下，这个东西只是一个模型，说白了就是使用了一点C语言动态链接库，目前看上去没有什么实用的价值。这个东西想要好用应该还需要支持一些特性：
1、底层必须支持通用验证方法学，比如UVM
2、必须能够无缝兼容第三方的VIP
3、systemverilog语言中的约束随机在C语言中怎么解决的。
4、fw 软件团队的支持，最好能实现底层API 的充分验证
5、C code和sv 的中间层目前还比较简单，后续能够无缝扩展

我个人觉得用C和sv来构建环境和用例是比较合适的，但是前提是必须支持UVM等，然后在UVM 环境的基础上可以无缝的支持c test。这种环境一般需要根据不同公司的实际情况进行定制，不是太适合通用化
如果想用C code来充当CPU的角色，那么cache问题和中断的问题都是绕不过去的，这两个问题都是要花时间和精力去解决的

cofd0nut

多谢指教
这个例子是为了提出一种环境搭建的架构，能够简洁快速开发验证环境。
对于具体项目要做调整的，不是做一个普适的环境。
这个环境里所有组件都是和coco lib 链接，所以不需要考虑和其他组件的关系，简化了架构，逻辑层次更加合理。

cofd0nut

这里是v2 更新
http://bbs.eetop.cn/thread-883803-1-1.html

cofd0nut

v3 版本更新： http://bbs.eetop.cn/thread-885768-1-1.html

syjuang@123

Thanks for share

wxl_123

thanks for sharing~