in2reg, reg2out 路径的分析

optihack

首先，需要明确你的OUTPUT PIN 所对应的OUTPUT CLOCK是哪里来的，如果是本BLOCK输出的随路clock， 是需要create_generated_clock在output clk port上， 然后outputs data 要WRT 这个gen clock， 就会有propagated delay。如果capture clock来自别的block，就需要top给出一个budgeting的clk delay，因为block内部看不到。