in2reg, reg2out 路径的分析

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布线后发现时序报告中输出出现setup违例，时序报告如下，请问为什么时序报告中输入和输出路径中会出现clock_network_delay为0的情况？输入和输出路径是通过set_input/output_delay来进行约束的，我的设置是max 40%T, min 0，请问应该如何调整才能消除这个违例呢？
输出路径：



输入路径：

haoshiyang

端口timing就是这样的，你要研究下设置是否合理，余量是否够

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haoshiyang 发表于 2020-8-7 17:12
端口timing就是这样的，你要研究下设置是否合理，余量是否够

谢谢解答，您的意思是对于端口来说，clock_network_delay存在0是合理的

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haoshiyang 发表于 2020-8-7 17:12
端口timing就是这样的，你要研究下设置是否合理，余量是否够

还想请教下，set_input/output_delay，一般设置为时钟的多少合适呢？

haoshiyang

3456721 发表于 2020-8-7 17:33
还想请教下，set_input/output_delay，一般设置为时钟的多少合适呢？

这个要问上层的接口timing啊，不是随便设的啊！

3456721

haoshiyang 发表于 2020-8-7 17:36
这个要问上层的接口timing啊，不是随便设的啊！

您的意思是，对于中间的block的input_delay，需要考虑前一个block的output_delay，两者之和只要为T就好了吧？对于和pad相连的第一个block，考虑信号从pad到block的输入pin就好

kk2009

这个input delay和output delay不是随便设置的，如果对接一个模块，你需要跟对接的模块协商好。你这边的input delay对应于对方模块来说就是output delay。
如果是pad接外面的芯片，就需要根据外面芯片的接口timing来设置的。

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kk2009 发表于 2020-8-8 13:10
这个input delay和output delay不是随便设置的，如果对接一个模块，你需要跟对接的模块协商好。你这边的inp ...

好的，我应该明白您的意思了，对于相邻模块，前级的output_delay和后级的input_delay数值上是相同的，输入输出pad的约束需要考虑接口的时序要求，谢谢您的指导

haoshiyang

是的  如上所说!

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haoshiyang 发表于 2020-8-10 08:23
是的  如上所说!

谢谢指导