帮忙看下这个combinational loop错误怎么消除呢

finished

module Test (
                rst_n,
                set_p,
                clk,
                dout
                );
input rst_n;
input set_p;
input clk;
output dout;

reg dout;
reg dsync;

always @ (negedge rst_n or posedge set_p or posedge clk)
begin
    if(!rst_n)  //异步复位
        dout <= 0;
    else if(set_p) //异步置位
        dout <= 0;
    else
        dout <= dsync;    //异步置位同步化  
end

always @ (negedge rst_n or posedge set_p or posedge clk)
begin
    if(!rst_n)  //异步复位
        dsync <= 0;
    else if(set_p) //异步置位
        dsync <= 1;
    else
        dsync <= 0;
end

endmodule

综合时，有警告：Found combinational loop during mapping at net dsync.ctrl
instance dsync.ctrl, output net dsync.ctrl
    net        dsync.ctrl
    input  pin dsync.ctrl/C
    instance   dsync.ctrl (cell ORCALUT4)
    output pin dsync.ctrl/Z
    net        dsync.ctrl

End of loops


这段代码的目的是把异步置位信号同步化为一个同步置位脉冲，
怎么看都没有组合逻辑环，就报这个警告


大神们启动下火眼金睛帮忙看看

finished

把第一段改成这样，还是同样报警

always @ (negedge rst_n or posedge clk)
begin
    if(!rst_n)  //异步复位
        dout <= 0;
    else
        dout <= dsync;    //异步置位同步化  
end

finished

always @ (negedge rst_n or posedge clk)
begin
    if(!rst_n)  //异步复位
        dout <= 0;
    else if (set_p)
        dout <= 0;
    else
        dout <= dsync;    //异步置位同步化  
end

always @ (posedge set_p or posedge clk)
begin
    if(set_p) //异步置位
        dsync <= 1;
    else
        dsync <= 0;
end

改成这样，仿真出来功能一样，但是不报组合逻辑环的警告了，不知道是否有什么风险。