vcs+verdi仿真中有什么办法可以从特定的时间点开始

xiuxing056

仿真一个case需要很长时间，而在比较靠后的地方才出现错误，修改rtl后有什么方法可以直接从错误点开始仿真，验证问题是否得到解决？

dtyuzhou

这个问题我也想知道，有解决办法的话大家分享一下啊
目前我知道的就是vcs 的save和restore，如果是仿真cpu的bin/hex文件，用这个还能替换一下bin。RTL只能简单的force一下了。修改RTL以后重新从特定的地方开始目前还没有听说，我只能想办法快速逼近这个点

A1985

简单的方法就是，rtl，tb 分离编译。在第一次跑出错误的模块提取周边输入的信号，直接提取自动变为新的激励直接模块仿真。加速。傻人傻方法。

saipolo

A1985 发表于 2020-7-24 09:38
简单的方法就是，rtl，tb 分离编译。在第一次跑出错误的模块提取周边输入的信号，直接提取自动变为新的激励 ...

方法不可取，你这只保证了当前的激励正确，但是内部状态机，寄存器的值并没有记录下来。状态要跳转到某个状态可能确实需要很长时间。可行的办法是dut和tb分开编译，使用pli提取出dut 即将要出错的时间点所有存储部件的值保存为文件，再修改tb并编译，将刚才保存的文件内容恢复到dut内部所有部件，再仿真。
不过这样做理论上可行。如果单独个人做出来这个功能了，绝对可以申请含金量很足的发明专利了，确实很实用这个功能。

xiuxing056

saipolo 发表于 2020-7-25 14:54
方法不可取，你这只保证了当前的激励正确，但是内部状态机，寄存器的值并没有记录下来。状态要跳转到某个 ...

业界就没有这方面的解决方法吗，还是像有人说的把case做小，方便错误重现？

nativeda

saipolo 发表于 2020-7-25 14:54
方法不可取，你这只保证了当前的激励正确，但是内部状态机，寄存器的值并没有记录下来。状态要跳转到某个 ...

即使将原RTL在出错时刻 T -0 的状态都保留下来，能保证可以全部应用到新RTL么？如果新RTL有bug导致在 T 之前有新的问题，贴主期望的方法岂不是会遗漏bug？

saipolo

nativeda 发表于 2020-8-5 00:04
即使将原RTL在出错时刻 T -0 的状态都保留下来，能保证可以全部应用到新RTL么？如果新RTL有bug导致在 T  ...

修改rtl后肯定不行了，因为vcs重新编译新的rtl经过elaborate后建立的内部数据结构已经变化，之前在t-0时刻保存的信号状态已经和新的数据结构对应不上了。
保留rtl不变，只修改tb，还是可以想办法搞一搞。

rango_1

please share vcs 2020 thank you