全差分输出问题求助

leewisp

做了一个全差分，发现如果负载只接电容的话输出是正常的，但是如果后面接比较器之后就出现了问题。比较器才用的就是最简单的开环运放。输入对管是NMOS。
如果比较器输入对管面积比较大（100um2，Cgg=300fF），输出信号增益很小几乎为零，而且有offset。如果接小MOS管（Cgg=50fF），增益没问题（50V/V）但是输出会有一个0.1mV左右的offset，不知道为什么。请问有没有大神指点下问题出在哪？
PS：信号的频率是1kHz，所以感觉不是Cgs和Cds的影响。 负载电容可以支持到1pF，所以应该也不是负载电容太大的问题。。

PSS：全差分反馈回路中用MOS工作在亚阈值做了一个1.6G的电阻


                                   

只挂电容的输出


接大面积MOS管时候的输出


接小面积MOS时候的输出

潘怡

在不

leewisp

潘怡 发表于 2020-7-22 13:10
在不

??

fightshan

首先你这问题描述的很差劲，这个电路应该也不是你做的，mos是用来做1.6G的电阻？？这不应该是开关电容放大器么？vtune应该是一个时钟控制的，电路在采样相和保持相之间切换，以电容比例来放大输入信号。

leewisp

fightshan 发表于 2020-7-22 20:41
首先你这问题描述的很差劲，这个电路应该也不是你做的，mos是用来做1.6G的电阻？？这不应该是开关电容放大 ...

关于电阻的问题，参考附件，另外有很多类似的文章，都是用了亚阈值的MOS来实现。
另外电路是我自己做的，只不过做放大器的时候负载用的是电容，输出是没问题的，可是直接把放大器接到后面的比较器上，输出就有问题了。

victor0o0

这种pseudo resitor用起来要特别注意漏电，不知道你这是什么工艺，如果是.13以下的制程，栅极的漏电也是不可忽略的

fightshan

leewisp 发表于 2020-7-22 20:57
关于电阻的问题，参考附件，另外有很多类似的文章，都是用了亚阈值的MOS来实现。
另外电路是我自己做的， ...

会不会是你的mos电阻不准，转折频率在你的1KHz输入频率以上输入都被滤掉了导致后面看到的信号衰减的很严重，另外你设计增益是多少？应该是C2/C1才对啊

leewisp

fightshan 发表于 2020-7-23 11:24
会不会是你的mos电阻不准，转折频率在你的1KHz输入频率以上输入都被滤掉了导致后面看到的信号衰减的很严重 ...

增益是50倍。HPF的截止频率是100Hz。
问题是我负载只挂电容的时候差分输出是正常的。但是接上比较器之后就不正常了，而且输出值跟比较器输入对管的面积有很大关系。我不太理解是为什么

leewisp

victor0o0 发表于 2020-7-22 22:21
这种pseudo resitor用起来要特别注意漏电，不知道你这是什么工艺，如果是.13以下的制程，栅极的漏电也是不 ...

我是65nm的，是会有nA级的漏电，但是我在负载只挂电容的时候已经验证了没有问题了，只是负载接上比较器之后就有问题了。比较器输入对管的栅也会漏电（~5nA左右），但是我不理解为什么会影响到差分对的输出。而且差分对的输出跟比较器输入管的尺寸有关系。

行三米

帅哥，挂上比较器会有Miller效应哦，不能只看Cgg，Cgs起更大作用。