关于双沿使用的时钟，寄存器之间的时序约束问题

fleeflower

如下图：
寄存器dff1和dff2是同一个时钟域的信号，但是dff1在时钟的下降沿采样，dff2在时钟上升沿采样。那么dc/pt工具在分析这两个寄存器之间的timing问题时是怎么处理的？

按照我的理解：
假设dff1的输出从上面时钟的a点出发，到被采样的b点之前的某一点dff2的输入稳定，假设此点在setup时间要求之前，那么setup timing meet这样是否正确？
hold呢？是不是这种逻辑下dff2的hold永远不会出现问题？