verilog的force强制赋值内存出错

erli · 发表于 2020-7-13 09:51:21

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各位大佬，请问这个force是那里有问题阿

请问各位大佬，这里的force是有什么问题阿

himingway · 发表于 2020-7-13 12:34:56

这不是写了么，mem不能force

jasper0608 · 发表于 2020-7-13 19:41:38

Array cell不能force吧。

kk2009 · 发表于 2020-7-14 00:37:44

你可以force ram的输出为一个固定值。更进一步可以force当address为某个值时，ram的输出为一个固定值。

zzj0329 · 发表于 2020-7-14 12:46:34

在接口上force吧，或者initial ram的时候用readmem函数给值啊，你这个用法不知啥用意

erli · 发表于 2020-7-14 14:15:59

zzj0329 发表于 2020-7-14 12:46
在接口上force吧，或者initial ram的时候用readmem函数给值啊，你这个用法不知啥用意 ...

制造一个sram的缺陷，然后在bist的时候用

erli · 发表于 2020-7-14 14:17:34

himingway 发表于 2020-7-13 12:34
这不是写了么，mem不能force

那在测试bist的时候怎么制作一个缺陷呢

erli · 发表于 2020-7-14 14:19:48

kk2009 发表于 2020-7-14 00:37
你可以force ram的输出为一个固定值。更进一步可以force当address为某个值时，ram的输出为一个固定值。 ...

是只能force memory的输出吗？

zzj0329 · 发表于 2020-7-14 21:02:44

erli 发表于 2020-7-14 14:17
那在测试bist的时候怎么制作一个缺陷呢

外面再包一层吧，正常输出等于sram的输出。
当读有效且地址==你想设置缺陷的地址时，模块的输出=sram的输出的变形。

不想这么麻烦的话就tb里有条件的force，在一个always块里，if(...) force rdata = 你想设定的值

erli · 发表于 2020-7-14 21:25:40

zzj0329 发表于 2020-7-14 21:02
外面再包一层吧，正常输出等于sram的输出。
当读有效且地址==你想设置缺陷的地址时，模块的输出=sram的输 ...

明白了，谢谢大佬

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