新手求教vivado时序约束不满足怎么处理？

woodstock · 发表于 2020-7-8 23:09:30

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本帖最后由 woodstock 于 2020-7-8 23:12 编辑

新手请问怎么使时序满足要求？是不是跨时钟域的问题？我查网上说可以用异步ram读写来解决，可是我写了如下代码并不起作用。设计卡在这里很久了，真的不知道怎么处理。链接：https://pan.baidu.com/s/1gtzWsRvKamth-_UwWqcy-g 提取码：tglc 这个是我的时序报告。

module uart_asyn_ram(
input wire wr_clk,
input wire wr_rst,
input wire wr_uart_read_ce,
input wire wr_uart_write_ce,
input wire [7:0] wr_uart_wdata,
input wire rd_clk,
input wire rd_rst,
output reg rd_uart_read_ce,
output reg rd_uart_write_ce,
output reg [7:0] rd_uart_wdata
);
reg t_uart_read_ce;
reg t_uart_write_ce;
reg [7:0] t_uart_wdata;
always @(posedge wr_clk) begin
if (wr_rst == 1'b0) begin
t_uart_read_ce <= wr_uart_read_ce;
t_uart_write_ce <= wr_uart_write_ce;
t_uart_wdata <= wr_uart_wdata;
end
end
always @(posedge rd_clk) begin
if (rd_rst == 1'b0) begin
rd_uart_read_ce <= t_uart_read_ce;
rd_uart_write_ce <= t_uart_write_ce;
rd_uart_wdata <= t_uart_wdata;
end
end
endmodule

复制代码

zzj0329 · 发表于 2020-7-9 12:57:24

不同时钟直接set false path，前提是你跨时钟域信号在rtl中已经处理好了。

woodstock · 发表于 2020-7-9 22:02:45

zzj0329 发表于 2020-7-9 12:57
不同时钟直接set false path，前提是你跨时钟域信号在rtl中已经处理好了。

例如写一个上面代码一样的异步双口ram吗？

zzj0329 · 发表于 2020-7-10 15:03:53

woodstock 发表于 2020-7-9 22:02
例如写一个上面代码一样的异步双口ram吗？

那直接在约束文件里添加语句
set_false_path -from clk0 -to clk1
set_false_path -from clk1 -to clk0
也可以在时序报告中查看违约的路径，如果不是同时钟域的，右键选择set false path，软件会自动生成以上语句

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