新手求教vivado时序约束不满足怎么处理？

woodstock

新手请问怎么使时序满足要求？是不是跨时钟域的问题？我查网上说可以用异步ram读写来解决，可是我写了如下代码并不起作用。设计卡在这里很久了，真的不知道怎么处理。链接：https://pan.baidu.com/s/1gtzWsRvKamth-_UwWqcy-g 提取码：tglc 这个是我的时序报告。

1. module uart_asyn_ram(
   
2.     input wire wr_clk,
   
3.     input wire wr_rst,
   
4.     input wire wr_uart_read_ce,
   
5.     input wire wr_uart_write_ce,
   
6.     input wire [7:0] wr_uart_wdata,
   
7. 
   
8.     input wire rd_clk,
   
9.     input wire rd_rst,
   
10.     output reg rd_uart_read_ce,
    
11.     output reg rd_uart_write_ce,
    
12.     output reg [7:0] rd_uart_wdata
    
13. );
    
14. 
    
15. reg t_uart_read_ce;
    
16. reg t_uart_write_ce;
    
17. reg [7:0] t_uart_wdata;
    
18. 
    
19. always @(posedge wr_clk) begin
    
20.     if (wr_rst == 1'b0) begin
    
21.         t_uart_read_ce <= wr_uart_read_ce;
    
22.         t_uart_write_ce <= wr_uart_write_ce;
    
23.         t_uart_wdata <= wr_uart_wdata;
    
24.     end
    
25. end
    
26. 
    
27. always @(posedge rd_clk) begin
    
28.     if (rd_rst == 1'b0) begin
    
29.         rd_uart_read_ce <= t_uart_read_ce;
    
30.         rd_uart_write_ce <= t_uart_write_ce;
    
31.         rd_uart_wdata <= t_uart_wdata;
    
32.     end
    
33. end
    
34. 
    
35. endmodule
    

复制代码

zzj0329

不同时钟直接set false path，前提是你跨时钟域信号在rtl中已经处理好了。

woodstock

zzj0329 发表于 2020-7-9 12:57
不同时钟直接set false path，前提是你跨时钟域信号在rtl中已经处理好了。

例如写一个上面代码一样的异步双口ram吗？

zzj0329

woodstock 发表于 2020-7-9 22:02
例如写一个上面代码一样的异步双口ram吗？

那直接在约束文件里添加语句
set_false_path -from clk0 -to clk1
set_false_path -from clk1 -to clk0
也可以在时序报告中查看违约的路径，如果不是同时钟域的，右键选择set false path，软件会自动生成以上语句