PLL后仿问题，有关VCO的

TiamoSYF

【求助】PLL的VCO是压控振荡器，前仿时输入电压811mV，输出频率为128MHz。后仿时输入电压910mV，输出频率才能为128MHz。请问，这个工艺偏差能否接受？通过提取的网表，发现是寄生电容的问题，只提寄生电阻的netlist后仿，是可以满足前仿要求的。所以，这个是工艺偏差，还是电路设计有问题？请大家赐教！谢谢

acging

VCO后仿本来就会掉一些频率的，需要迭代去修的。
有经验的会在前仿适当做高一些。

TiamoSYF

   

acging 发表于 2020-6-28 11:07
VCO后仿本来就会掉一些频率的，需要迭代去修的。
有经验的会在前仿适当做高一些。 ...

谢谢您的回答。再请问一下，您说的迭代去修，用纯模拟电路搭的，也可以吗？

xianwu_hs

需要在前仿时带一些寄生电容去仿，留足够的裕量

TiamoSYF

   

xianwu_hs 发表于 2020-6-29 09:54
需要在前仿时带一些寄生电容去仿，留足够的裕量

好的，谢谢指教

TiamoSYF

   

acging 发表于 2020-6-28 11:07
VCO后仿本来就会掉一些频率的，需要迭代去修的。
有经验的会在前仿适当做高一些。 ...

我用的工艺，从前仿128MHz的频率，掉到了后仿只有104MHz的频率，这个掉频率范围是否有点大了？

lhlbluesky

看工艺和版图寄生大小，稍微有点大，但也算ok

DDBKOBE

这个情况很正常的，一般需要进行几次后仿的迭代

TiamoSYF

   

DDBKOBE 发表于 2020-6-30 12:05
这个情况很正常的，一般需要进行几次后仿的迭代

请问，什么是后仿的迭代？用什么来进行的？

e1222222

这个很正常，建议最好还是连着RC一起抽。光抽R不抽C可能还是会有问题。如果时间和资源允许可以修一下再lay，然后再抽，看看情况，，没资源的话就算了。一般来说只要cp的输出电压在能接受的范围内，整个loop能稳，vco的几个frequency band能相互cover上就OK。 如果有其他要求比如lockin时间特别短这样的，还是建议修layout再抽吧。