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查看: 3139|回复: 9

[求助] io的layout生成schemetic

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发表于 2020-6-27 19:26:20 | 显示全部楼层 |阅读模式

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请问有人做过io的layout生成schemetic 吗?  我用自己的方法会报以下错误。我的方法如文件所示 错误也在里面,有知道的希望能指点以下  或者有可以分享一下更好地方法
1.docx (319.74 KB, 下载次数: 62 )

发表于 2020-6-28 17:31:43 | 显示全部楼层
一般眼看直接画。
 楼主| 发表于 2020-6-28 19:01:41 | 显示全部楼层


papertiger 发表于 2020-6-28 17:31
一般眼看直接画。


可以说的清楚一些吗?  没有明白您的意思


发表于 2020-6-28 19:20:02 | 显示全部楼层


loveagic 发表于 2020-6-28 19:01
可以说的清楚一些吗?  没有明白您的意思


应该是说看着IO版图直接提取电路

 楼主| 发表于 2020-6-28 21:42:20 | 显示全部楼层
看着io提取电路这个知道啊,  请问看着io提取电路具体是如何提取呢  第一次弄 ,不知道应该怎么操作,有没有类似的像我分享的那种方法之类的教程呢?
发表于 2020-6-29 14:30:59 | 显示全部楼层
用calibre extract layout 的网表,可以virtuoso直接导入生成电路的。
发表于 2020-6-30 15:41:15 | 显示全部楼层


loveagic 发表于 2020-6-28 21:42
看着io提取电路这个知道啊,  请问看着io提取电路具体是如何提取呢  第一次弄 ,不知道应该怎么操作,有 ...


看着IO版图提取,就是说根据每一层layer确定器件及其连接,是比较费时间。
今天试了一下你的方法,结果电阻尺寸是错的,阻值也是错的。其他都没问题,想请教一下是什么原因。
另外不懂pex中,H-cell这项设置是什么作用?对应选的文件是说明什么内容的文件?
发表于 2020-6-30 15:44:28 | 显示全部楼层


江湖智慧 发表于 2020-6-29 14:30
用calibre extract layout 的网表,可以virtuoso直接导入生成电路的。



                               
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请问是vituoso-file-import-netlist view,进去这个界面吗
发表于 2020-6-30 16:44:26 | 显示全部楼层


江湖智慧 发表于 2020-6-29 14:30
用calibre extract layout 的网表,可以virtuoso直接导入生成电路的。


我再看了下,是版图提取网表后,用这个.sp的文件,通过vituoso,import,spice in。选择这个spice的网表导入吗
发表于 2020-7-3 10:40:18 | 显示全部楼层


aixingril 发表于 2020-6-30 16:44
我再看了下,是版图提取网表后,用这个.sp的文件,通过vituoso,import,spice in。选择这个spice的网表 ...


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