[求助][已解决]ICG后的网表仿真不过

关森陌

各位大佬，如题所示。

在综合的阶段做了ICG(Insert Clock Gate)，综合后的网表formal比对通过，但是拿去给前端的工程师做
仿真无法通过，不进行ICG的网表能够否仿真通过。
根据前端工程师的反馈，相比于不进行ICG的网表仿真，ICG网表仿真的结果存在错位一个周期的错误。
（我们使用的是INCISIV作为仿真工具）

做ICG网表的仿真必须带timing信息吗？还是说得在仿真器里面做一些特定的处理？
这个问题困扰我们很久了，希望各位大神能够帮帮忙。
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2020.06.22 14:54补充：

目前已经定位到问题的根源是clk_gate的时序有问题，输出的上升沿错位了一个时钟周期(clk_out)。


工具自动插入的是tcbn40lpbwp的CKLNQD1BWP，它的模型定义如下：
`celldefine
module CKLNQD1BWP (TE, E, CP, Q);
    input TE, E, CP;
    output Q;
    reg notifier;
    `ifdef NTC
        wire TE_d, E_d, CP_d;
        pullup (CDN);
        pullup (SDN);
        or (D_i, E_d, TE_d);
        not (CPB, CP_d);
        tsmc_dla (Q_buf, D_i, CPB, CDN, SDN, notifier);
        and (Q, Q_buf, CP_d);
    `else
        pullup (CDN);
        pullup (SDN);
        or (D_i, E, TE);
        not (CPB, CP);
        tsmc_dla (Q_buf, D_i, CPB, CDN, SDN, notifier);
        and (Q, Q_buf, CP);
    `endif

  `ifdef TETRAMAX
  `else
    tsmc_xbuf (nTE_SDFCHK, nTE, 1'b1);
    tsmc_xbuf (nE_SDFCHK, nE, 1'b1);
    tsmc_xbuf (E_TE_SDFCHK, E_TE, 1'b1);
    tsmc_xbuf (E_nTE_SDFCHK, E_nTE, 1'b1);
    tsmc_xbuf (nE_TE_SDFCHK, nE_TE, 1'b1);
    tsmc_xbuf (nE_nTE_SDFCHK, nE_nTE, 1'b1);
  `endif

    not (nTE, TE);
    not (nE, E);
    and (E_TE, E, TE);
    and (E_nTE, E, nTE);
    and (nE_TE, nE, TE);
    and (nE_nTE, nE, nTE);

  // Timing logics defined for default constraint check
  `ifdef NTC
    not  (E_int_not, E_d);
    not  (TE_int_not, TE_d);
  `else
    not  (E_int_not, E);
    not  (TE_int_not, TE);
  `endif
    buf  (E_check, TE_int_not);
  buf  (TE_check, E_int_not);
  `ifdef TETRAMAX
  `else
    tsmc_xbuf (E_DEFCHK, E_check, 1'b1);
    tsmc_xbuf (TE_DEFCHK, TE_check, 1'b1);
  `endif

  `ifdef TETRAMAX
  `else
  specify
    if (E == 1'b1 && TE == 1'b1)
    (CP => Q) = (0, 0);
    if (E == 1'b1 && TE == 1'b0)
    (CP => Q) = (0, 0);
    if (E == 1'b0 && TE == 1'b1)
    (CP => Q) = (0, 0);
    if (E == 1'b0 && TE == 1'b0)
    (negedge CP => (Q+:1'b0)) = (0, 0);
    $width (posedge CP &&& E_TE_SDFCHK, 0, 0, notifier);
    $width (negedge CP &&& E_TE_SDFCHK, 0, 0, notifier);
    $width (posedge CP &&& E_nTE_SDFCHK, 0, 0, notifier);
    $width (negedge CP &&& E_nTE_SDFCHK, 0, 0, notifier);
    $width (posedge CP &&& nE_TE_SDFCHK, 0, 0, notifier);
    $width (negedge CP &&& nE_TE_SDFCHK, 0, 0, notifier);
    $width (negedge CP &&& nE_nTE_SDFCHK, 0, 0, notifier);
  `ifdef NTC
    $setuphold (posedge CP &&& nTE_SDFCHK, posedge E , 0, 0, notifier,,, CP_d, E_d);
    $setuphold (posedge CP &&& nTE_SDFCHK, negedge E , 0, 0, notifier,,, CP_d, E_d);
    $setuphold (posedge CP &&& nE_SDFCHK, posedge TE , 0, 0, notifier,,, CP_d, TE_d);
    $setuphold (posedge CP &&& nE_SDFCHK, negedge TE , 0, 0, notifier,,, CP_d, TE_d);
  `else
    $setuphold (posedge CP &&& nTE_SDFCHK, posedge E , 0, 0, notifier);
    $setuphold (posedge CP &&& nTE_SDFCHK, negedge E , 0, 0, notifier);
    $setuphold (posedge CP &&& nE_SDFCHK, posedge TE , 0, 0, notifier);
    $setuphold (posedge CP &&& nE_SDFCHK, negedge TE , 0, 0, notifier);
  `endif
  endspecify
  `endif
endmodule
`endcelldefine

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2020.06.22 17:58补充：


最后在仿真选项中追加了-seq_udp_delay该命令解决了这一问题。

asic_service

ICG网标仿真可以不带timing 信息的，在compile的时候加上 +nospecify的编译选项就行。

如果还是有问题，可以尝试改改cell library的delay数据，把DFF/Latch/ICG cell 的CK->Q delay 改为0.1，组合逻辑cell的delay为0, 这时不需要+nospecify的选项，看看行不行。

推介一个数字IC/FPGA设计深度入门课：
https://ke.qq.com/course/package/24207

kk2009

incisive 跑netlist，如果没有sdf反标的话，那么就如下两条语句：

+ncdelay_mode_zero
+ncseq_udp_delay+1ns

第一条语句是让所有的组合logic的延时为0
第二条是让所有用UDP的时序电路的delay为1ns（这个根据频率决定，如果到GHz的话，这个需要减少）