I/O器件latch-up的预防疑问

Quinn714

如图，请问各位大佬，在latch-up规则里，如果I/O器件的NMOS的N+保护环电压大于PMOS的N+保护环电压， PMOS和NMOS是有一个最小间距S的，设计规则里说Va》Vb的时候，P和N之间的间距可以小于S，请问这个是因为什么，求解惑

a104842708

不知道，同问

Chenhw

俩个不同点位的nw怎么可能会搭在一起啊？

a104842708

wuzhenhai 发表于 2020-6-15 17:40
俩个不同点位的nw怎么可能会搭在一起啊？

表示不因该

hx123

你的PMOS下面那个NW不是保护环，应该叫bulk？大概;
NMOS没有直接做在sub上，做的那个DNW应该是隔离环，接高防止latch up。

夜冷了

难道不同电位的NW不会引起闩锁？

Quinn714

wuzhenhai 发表于 2020-6-15 17:40
俩个不同点位的nw怎么可能会搭在一起啊？

抱歉抱歉，剖面图不标准，已更新

Quinn714

夜冷了 发表于 2020-6-15 21:02
难道不同电位的NW不会引起闩锁？

抱歉抱歉   是我问的有问题，您有时间再看一下

Quinn714

hx123 发表于 2020-6-15 18:10
你的PMOS下面那个NW不是保护环，应该叫bulk？大概;
NMOS没有直接做在sub上，做的那个DNW应该是隔离环，接高 ...

嗯嗯  谢谢  规则里P和N是有一个最小间距S  规则说N的保护环电压大于P的保护环电压  可以不用遵守这个最小间距  这一点不懂

Chenhw

wx148520 发表于 2020-6-16 09:35
抱歉抱歉，剖面图不标准，已更新

你理解了闩锁是怎么产生的你就明白了，寄生三极管是否会导通，一般加了dnw相当于减低了放大系数，三极管不易导通，S的距离，本质上也是为了让寄生管不易导通。个人理解，有不对的地方请指出来。