pcie pipe接口位宽转换

iter_1 · 发表于 2020-6-8 14:58:25

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求助各位，现在想在xilinx FPGA上面跑一个第三方的pcie控制器，然后加一个xilinx pcie phy，但是第三方控制器pipe接口为32bit，phy的pipe接口为16bit，这样两端时钟，数据都不能直接连在一起，请问有解决办法吗？

我目前的思路是用fifo或者ram转换，但是有其他问题，比如16bit下面的1bit的这种信号怎么转换到32bit对应的信号上面呢

iter_1 · 发表于 2020-6-9 10:55:05

dingyiding

student2010 · 发表于 2020-6-9 11:13:31

中间加一个FIFO，把位宽降到16bit，就可以了

iter_1 · 发表于 2020-6-10 10:48:11

student2010 发表于 2020-6-9 11:13
中间加一个FIFO，把位宽降到16bit，就可以了

你这样试过吗？不仅仅是数据和时钟，还有控制信号呢？16bit下面的1 cycle enable，32bit下怎么处理呢？

飞飞学飞 · 发表于 2020-6-23 10:14:41

这个工作我们刚进行完成，并上板调试成功，链路可以link up；
GEN1: Controller 62.5M 32BIT
PHY: 125M 16BIT

接收端：快时钟到慢时钟。快时钟存两次，慢时钟读一次。对于控制信号也是存两次，慢时钟读到两次的值《或》即可低到快时钟域的值。
控制信号位宽是匹配的，仅是保证慢时钟如何采样到快时钟域的值。

iter_1 · 发表于 2020-6-29 10:53:40

飞飞学飞发表于 2020-6-23 10:14
这个工作我们刚进行完成，并上板调试成功，链路可以link up；
GEN1: Controller 62.5M 32BIT
PHY: 125M 1 ...

谢谢你的回复，我现在也是可以link up了，但是在枚举的时候，失败了，抓包发现cfgrd错了，所以我现在怀疑是否转换的地方有问题，349818889这是我的QQ，可否交流下

linhaidu · 发表于 2023-8-29 21:49:11

iter_1 发表于 2020-6-29 10:53
谢谢你的回复，我现在也是可以link up了，但是在枚举的时候，失败了，抓包发现cfgrd错了，所以我现在怀疑 ...

请问这个问题最后是怎么解决的呢？

dqwuf2008 · 发表于 2023-8-30 08:29:17

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