关于FPGA的LVDS接口问题

nm2012 · 发表于 2020-6-1 01:32:17

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部分FPGA是支持L号输入的，而LVDS是存在数据和时钟两条线路。那么问题来了，FPGA内部在LVDS的时钟沿采数据，后面又是如何同步到FPGA自身的时钟呢。如果两个时钟频率不同的话，求助，谢谢

jasper0608 · 发表于 2020-6-1 07:44:17

可以考慮使用非同步FIFO。

abeey · 发表于 2020-6-1 09:34:41

LVDS 的频率是所少？

爱上_在路上 · 发表于 2020-6-1 16:16:16

L号还包括时钟信号？不就是一对差分信号吗？

nm2012 · 发表于 2020-6-1 20:54:31

本帖最后由 nm2012 于 2020-6-1 20:55 编辑

abeey 发表于 2020-6-1 09:34
LVDS 的频率是所少？

输出时钟400M，数据DDR输出，后期可能时钟要升到2.5G

nm2012 · 发表于 2020-6-3 01:05:11

爱上_在路上发表于 2020-6-1 16:16
L号还包括时钟信号？不就是一对差分信号吗？

要是只是一对差分信号，FPGA怎么知道出来的数据bps是多少呢

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