求助，2个分开的原理图，做在一个版图里，如何跑lvs

sssbantu · 发表于 2020-5-11 18:07:22

求助，如标题，2个分开的block原理图，但是版图是做在一起的，求教如何跑这个版图的lvs,谢谢~~

lodestar6666 · 发表于 2020-5-11 18:24:37

再画一个电路图很麻烦吗？为什么不画电路图后再画版图呢？两个block没关系？
可以两个电路分别生成符号图，再在版图所在cell下画一个电路图，包含2个block，根据版图连接关系进行连线，添加端口。然后LVS。

sssbantu · 发表于 2020-5-12 09:26:44

lodestar6666 发表于 2020-5-11 18:24
再画一个电路图很麻烦吗？为什么不画电路图后再画版图呢？两个block没关系？
可以两个电路分别生成符号图， ...

嗯。。。新手小白，我现在是在看之前别人画的版图（别人已经离职了，问不到

）
然后看到这样的情况，一开始我是分开跑的，发现lvs过不了，才发现是2个block做在一个layout里面，2个block是有连接关系的
所以是，一定要在重新画一个电路图，再跑是吗？

andyfan · 发表于 2020-5-12 09:33:03

topcell的名字选一个就可以跑了啊，比如A下有B,C，对应的J下的K,L；

只要对应的TOPCELL，都选对应的就可以了。

如果图形化界面不好操作，就直接导出网表和GDS，然后命令行方式去跑。

长安归故里 · 发表于 2020-5-12 09:52:54

用五分钟把两个电路做在一起

sssbantu · 发表于 2020-5-12 10:45:47

andyfan 发表于 2020-5-12 09:33
topcell的名字选一个就可以跑了啊，比如A下有B,C，对应的J下的K,L；

只要对应的TOPCELL，都选对应的就可以 ...

抱住大腿，原谅我真的小白，能帮忙再详细点说一下吗？

我的电路图是下图的A和B，这2个的版图都做在A的版图里面了，所以我是应该怎么跑

andyfan · 发表于 2020-5-12 11:08:25

sssbantu 发表于 2020-5-12 10:45
抱住大腿，原谅我真的小白，能帮忙再详细点说一下吗？
我的电路图是下图的A和B，这2个的版图都做在A ...

假设你要跑的第一个，ADE里面导出第一个的网表，然后整个GDS导出版图，然后脚本跑

calibre -lvs -hier calibre.lvs, 在lvs里面手动填写网表路径名字，和GDS名字，GDS下面的TOPCELL选对应的CELL名字。如果你版图的hier结构不好，估计就要麻烦点。

雷LING · 发表于 2020-5-12 11:15:06

sssbantu 发表于 2020-5-12 10:45
抱住大腿，原谅我真的小白，能帮忙再详细点说一下吗？
我的电路图是下图的A和B，这2个的版图都做在A ...

可以自己建一个电路CELL，将A和B掉进来，如果A和B之间有连线就将它们连起来，再check and save，就可以跑LVS了。

或者暂时不用跑A和B的LVS，将所有模块画完后直接跑顶层的LVS。

lodestar6666 · 发表于 2020-5-12 12:44:58

sssbantu 发表于 2020-5-12 09:26
嗯。。。新手小白，我现在是在看之前别人画的版图（别人已经离职了，问不到）
然后看到这样的情况， ...

建议你还是画一个电路。花不了太多时间。你后面如果还要做LVS，每次导出网表和GDS太麻烦了，花的时间更多。

lfsundahuan · 发表于 2020-5-12 13:03:50

可以尝试一下：1、把两个原理图分别导出cdl网表A.cdl,B. cdl，2、自己定义一个. subckt的顶层，这个顶层的pin名应包涵所有的pin名称，3、将导出的AB两个网表用. INCLUDE语句掉到这个顶层网表之下，4、在下面用“X”语句调用AB两个网表的top单元，并写明连接关系。

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