乘法器的时分复用

梅子酒 · 发表于 2020-4-29 16:05:22

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用verilog hdl设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现。
关于底层乘法器可以直接使用FPGA内部IP，但是对分时复用不太懂，所以来问问论坛里的大佬，怎么用两个16*16的乘法器通过分时复用实现64bit二进制整数乘法器啊，或者有没有这类的资料啊，网上找了好久都没找到，多谢了

zzj0329 · 发表于 2020-4-29 19:12:50

你都说了用FPGA,直接上FPGA内部DSP资源不香吗

梅子酒 · 发表于 2020-4-29 21:12:49

zzj0329 发表于 2020-4-29 19:12
你都说了用FPGA,直接上FPGA内部DSP资源不香吗

老师的意思是调用内部的乘法器通过分时复用实现64bit的乘法器

alpha21264 · 发表于 2020-4-29 22:02:20

无符号数的话就是拆位，相乘，相加，移位，一个状态机
有符号数的话需要拓展符号位，然后也是拆位，相乘，相加，移位，状态机实现

lgp510775906 · 发表于 2020-4-30 09:04:16

如果乘法器的延时固定直接根据延时来分时做乘法，结果锁存，算完再相加就行了；延时不固定应该有输出有效之类的控制信号利用状态机来控就行了

zzj0329 · 发表于 2020-4-30 10:35:31

梅子酒发表于 2020-4-29 21:12
老师的意思是调用内部的乘法器通过分时复用实现64bit的乘法器

那你这个是迭代计算而不是pipeline了，优点是节省面积，缺点是效率低，需要好几个周期才能计算出一个结果。
可以用在资源吃紧而对速度要求不高的场合

肖艺术家 · 发表于 2020-5-13 16:38:38

不会也是西电蔡觉平留的作业吧

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