乘法器的分时复用

梅子酒

.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现。
关于底层乘法器可以直接使用FPGA内部IP，但是对分时复用不太懂，所以来问问论坛里的大佬，怎么用两个16*16的乘法器通过分时复用实现64bit二进制整数乘法器啊，或者有没有这类的资料啊，网上找了好久都没找到，多谢了

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应该可以把64位拆成4个16位数据，然后再分别相乘，用两个16x16的乘法器，8个clk应该可以计算完成，不知道说的对不对，请大神指教