设计BUCK DC-DC芯片时，电源引脚键合线的电感效应如何处理？

wjx197733 · 发表于 2020-4-16 17:47:37

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目前正在做一款DC-DC芯片，最大输出电流是500mA，使用UMC 40nm的工艺，供电电压是3.3V。仿真电路时遇到问题：为了模拟电源线键合线的电感效应，仿真时人为地在电源引脚加一个5nH的电感，仿真结果令人吃惊：由于电感的作用，在功率管通过500mA电流的瞬间，电源电压会变到8V！
这个仿真结果是不可接受的！向大家请教，电源键合线的电感效应如何避免？
我目前想到的办法就是增加电源PAD的个数，于是增加键合线以减小电感效应，但感觉治标不治本。
亟盼各位指点一二，多谢！多谢！！！

YTY思源 · 发表于 2020-4-16 18:21:43

电感应该没有这么大吧

天牛不唱歌 · 发表于 2020-4-16 19:42:21

HFSS仿真一下吧，单根1mil的bondwire粗略估算电感1nH/1mm 。

wjx197733 · 发表于 2020-4-17 15:52:38

天牛不唱歌发表于 2020-4-16 19:42
HFSS仿真一下吧，单根1mil的bondwire粗略估算电感1nH/1mm 。

首先感谢楼主的回复

！！
HFSS没用过，一直用IC617仿真。顺便问一下，1mil是bondingwire的长度还是直径？1nH/1mm中的1mm是bondingwire的长度还是直径？

在电路设计上如何能规避这些电感效应呢？

acging · 发表于 2020-4-17 16:29:13

1mil是直径，1nH/1mm是长度

风吹落叶 · 发表于 2024-1-29 11:20:54

学习学习

DD_cebelas · 发表于 2024-1-29 12:59:30

多棒幾根 on-chip decap加減放一下

adaptive dead-time進入pseudo-ZVS

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