如何保留verilog中的buffer

xmbonny · 发表于 2020-4-12 10:57:43

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在verilog源文件中，一个信号要比另一个信号慢一点，为了保证正确，人为插入了一些buffer，但是在综合时发现被优化掉了，加入syn-keep也无效。请教该如何处理，或者说这种要延迟一点，在源语中有什么好的处理方法吗？

hit-lusong · 发表于 2020-4-12 13:22:33

这种用set_data_check来约束更稳妥吧

mythbuster · 发表于 2020-4-13 16:50:11

cell例化的时候取一些特殊的名字如dont_touch*然后DC的时候设置set_size_only [get_cells {*dont_touch*} -h -f "is_hierarchical==false"]

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