小白求救！！！！

xi19980915 · 发表于 2020-4-9 15:08:20

yzzhong 发表于 2020-4-9 14:36
建议试试 virtuoso窗口 file->Export->cdl 导出网表，然后填入 spice file，不要勾选export from schemat ...

倒出来后的这个文件吗？不行啊

xi19980915 · 发表于 2020-4-9 15:13:46

firewolf223 发表于 2020-4-9 13:43
用virtuoso 导出cdl 试试

导出后只有一个si.env文件诶，也不对呀

tuohong · 发表于 2020-4-9 15:31:10

大家来找茬：））
应该是导出失败了。
你把virtuoso 导出cdl的那个对话框贴出来看一下。

xi19980915 · 发表于 2020-4-9 15:42:36

tuohong 发表于 2020-4-9 15:31
大家来找茬：））
应该是导出失败了。
你把virtuoso 导出cdl的那个对话框贴出来看一下。 ...

导出的对话框和结果

tuohong · 发表于 2020-4-9 16:14:36

Switch View List那一栏填 auCdl schematic
Stop View List那一栏填 auCdl
再试一试。如果不行把auCdl换成cdl再试试。
digital改成analog

tuohong · 发表于 2020-4-9 16:16:55

说麻烦了，你直接把netlisting mode那里的digital改成analog就行，上面自动变了。

SST爱学习 · 发表于 2020-4-10 10:58:37

电路图网表导出失败，先检查下电路图改动后有没有 check and save

填写好名字 · 发表于 2021-7-5 21:39:58

virtuoso之前先运行一下

export CDS_Netlisting_Mode=Analog

scorpius_ice · 发表于 2021-7-6 20:53:58

电路保存试试

xy20190211 · 发表于 2021-7-7 08:07:04

我也遇到和你一样的问题导出CDL网表就可以正常运行LVS 线路所有的部分都做了CHECK SAVE 请问你现在解决了吗分享一下经验

[求助] 小白求救！！！！