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[求助] 小白求救!!!!

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发表于 2020-4-9 09:53:06 | 显示全部楼层 |阅读模式

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小弟最近开始接触Cadence,简单做了一个反向器测设,在做版图时DRC通过了,但在做LVS时,却报错了,麻烦各位大佬帮小弟看看,拜托了!
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O1A0`X%]A$(4D_2L~H6VR61.png
 楼主| 发表于 2020-4-9 10:00:35 | 显示全部楼层
顶一下
 楼主| 发表于 2020-4-9 10:03:26 | 显示全部楼层
Unable to descend into any of the views defined in the view list, 'cdl schematic', for the
instance 'M2' in cell 'sche'. Add one of these views to the cell 'nmos2v' in the
library 'tsmc18rf', or modify the view list so that it contains an existing view.
 楼主| 发表于 2020-4-9 10:07:46 | 显示全部楼层
再顶
 楼主| 发表于 2020-4-9 10:23:41 | 显示全部楼层
:'(:'(
发表于 2020-4-9 10:48:49 | 显示全部楼层
LVS  是 layout  VS schematic;需要layout和netlist;
 楼主| 发表于 2020-4-9 10:53:35 | 显示全部楼层


yzzhong 发表于 2020-4-9 10:48
LVS  是 layout  VS schematic;需要layout和netlist;


请问下,是这个设置不对吗?
IPH_@I6VV0J75)_E`Y(%$4U.png
 楼主| 发表于 2020-4-9 12:18:57 | 显示全部楼层
救救孩子吧~
发表于 2020-4-9 13:43:08 | 显示全部楼层
用virtuoso 导出cdl 试试
发表于 2020-4-9 14:36:35 | 显示全部楼层


xi19980915 发表于 2020-4-9 10:53
请问下,是这个设置不对吗?


建议试试 virtuoso窗口 file->Export->cdl 导出网表,然后填入 spice file,不要勾选export from schematic
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