如图，两个寄存器输出的信号可以直接拼起来吗？

Mazak · 发表于 2020-4-3 19:21:39

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如图

A，B均为寄存器变量输出的使能信号，我现在想把它们拼起来，如图中C所示，可以直接用assign C = A|B吗？我怕会出现竞争冒险。

Mazak · 发表于 2020-4-3 20:00:26

help me

watertree · 发表于 2020-4-4 11:09:45

先说说C信号做啥用。另外，A和B信号的时钟是什么关系？

Mazak · 发表于 2020-4-4 17:22:42

watertree 发表于 2020-4-4 11:09
先说说C信号做啥用。另外，A和B信号的时钟是什么关系？

A、B都是使能信号，现在想把两个使能信号合并。A、B都是同一个时钟，A从1到0（即B从0到1）的时候两个always块内的判断条件均相同

edacw · 发表于 2020-4-4 21:36:20

从图上看，A的下降沿早于B的上升沿会产生竞争，C输出冒险，这种要看对后面电路是否有影响，要么C输出加一级寄存吧

Mazak · 发表于 2020-4-5 14:45:18

edacw 发表于 2020-4-4 21:36
从图上看，A的下降沿早于B的上升沿会产生竞争，C输出冒险，这种要看对后面电路是否有影响，要么C输出加一级 ...

那是我手画的。实际上A的下降沿和B的上升沿在同一时刻，判断条件都是一样的，都在always块内都是寄存器输出

edacw · 发表于 2020-4-5 23:33:07

Mazak 发表于 2020-4-5 14:45
那是我手画的。实际上A的下降沿和B的上升沿在同一时刻，判断条件都是一样的，都在always块内都是寄存器输 ...

我意思是如果实际电路延时有可能出现A的下降沿早于B的上升沿的情况

tian10 · 发表于 2020-4-8 15:46:40

不用担心这个，对c信号打两拍就OK

vin3ent · 发表于 2020-4-9 10:24:31

不就是两个同一个clock domain的信号做逻辑么？不知道你在担心什么，担心毛刺？那是修timing的事情。

[求助] 如图，两个寄存器输出的信号可以直接拼起来吗？