小白记录altera-DDR2引脚绑定之路

浪海

1 。 EC4CE40F23C8使用quartus13.1 生成DDR2 SDRAM IP 软核。估计是由于版本太低，找不到自己对应的DDR型号：MT47H128M16RT-25E。
                使用相近的型号，参考规格书，修改DDR型号参数，就是几个T
2.   按照硬件工程师原理图绑定管脚，发现出错：1、Error (165050): The assigned location PIN B13 for DQ pin "DDR2A_DQ2" is not a legal location。
                参考网上大佬：https://www.cnblogs.com/fhyfhy/p/7657509.html解释：
         2.1  DDR控制信号和地址信号可以放到普通IO。
         2.2 上面的错误提示是”DDR2A_DQ2”放在了一个非法的地方,也就是放错了地方。对于DDR3/DDR2 IP的DQ,DQS,DM信号在FPGA上对应的pin不是              想当然的随便放置，他们有固定的位置，一般要遵循下面的几个规则：DQS信号必须连接到FPGA的引脚名带有DQS的pin（如图一）;DM必 须连接到FPGA的引脚名带DM的pin（如图二）；DQS、DM、DQ必须在同一个Mode中，且DQS、DM的高地位要和DQ的高地位对应，如 DQS[0],DM[0]对应DQ[7:0], DQS[1],DM[1]对应DQ[15:8]。在一个Mode中会有一个DQS pin,一个DM pin和多个DQ pin(如图三)。提示：查看同一个Mode的方法为:在Pin Planner的菜单栏 ViewàshowàShow DQ/DQS pinà In x8/x9 Mode。


3. 按照2方法把DM[0],DQS[0],DQ[0~7]一组放到mode当中，DM[1],DQS[1],DQ[8~15]一组放到另外一个mode当中。还是报错：
Error (169223): Can't place VREF pin V9 (VREFGROUP_B3_N1) for pin DDR2_DQ[10] of type bi-directional with SSTL-18 Class I I/O standard at location Y8。。。
Error (169224): Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 4 when the VREF pin AA18 (VREFGROUP_B4_N1) is used on device EP3C40F484C6 -- no more than 9 output/bidirectional pins within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 10 pins driving out
查了些资料总结如下：
当FPGA的一个Bank存在VREF输入或双向的管脚时，为了防止输出的开关噪声转移到VREF和限制输送到VCCIO的噪声水平，FPGA输入输出IO的位置有如下限制（BGA封装的FPGA）：
• 每个VREF最多支持32个输入；
• 在Top和Bottom Bank每12个连续的管脚最多只支持9个输出。在Right和Left Bank每14个连续的管脚最
解决方法：只能把DM[1],DQS[1],DQ[8~15]一组调整到另外一个mode，不适用Y8这个管脚

浪海

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