新手求助/cadence仿真折叠共源共栅遇到的问题

953663906 · 发表于 2020-3-30 19:50:20

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最近在试着仿真运放。
下图是一个折叠式共源共栅。
电路图.PNG

在设置好偏置后，仿真过程中却发现有些mos管的Vds很小，不在饱和区。调整了宽长比，但Vds的改变很小。
工作点.PNG

请问这种情况可能是什么原因造成的？该怎么调试电路？
我使用的是smic018的spice model
谢谢帮助！

iamtorres9 · 发表于 2020-3-30 21:40:30

首先指正一些仿真的问题：
1.运放需要形成闭环仿真，开环仿真没有意义！
2.你这个运放是全差分，电路缺少共模反馈。
3.偏置的方式，通常用电流镜+直流源给，直接给电压容易出现问题。

xuwenwei · 发表于 2020-3-31 08:54:25

折叠共源共栅不是有个电流镜吗，你这里没有电流镜，都用的偏置，很容易进入线性区吧

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