芯片数字后端的LVS流程

changhcl · 发表于 2020-3-15 12:05:59

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我们使用TSMC65nm的Design Kit，使用cadence innovus做P&R，目前是在做DRC和LVS，但是LVS的部分经验不足。主要有几个问题：
1）Innovus出来的GDS需要打lable之后再和netlist做对比吗？这里label类似于VDD,VSS， IOVDD等。
2）LVS的流程需要加入Hcell吗？什么情况下需要加入Hcell。
3）我们现在能够对比，但是出现很多因为没有某根线的情况，或者丢失了端口。
4）我们是DRC和LVS同步来做的，如果DRC仍然存在一些问题，LVS是不是会收到影响？
后续问题将不断请大神们多指导。

3456721 · 发表于 2020-3-21 00:16:24

顶一下

muyu8780 · 发表于 2020-3-24 09:55:45

1. lable只需要打port点，内部的net和pin不用管。可以在PR工具里打，会自动保存在gds里；也可以写一个text文件，按照格式定义port名字，layer，坐标供calibre使用；
2. HCELL最好要加，不加的话不利于debug；加了HCELL文件，可以直接看出值那种cell除了问题；
3. debug lvs，首先就是要看port有没有对上，如果没对上，先把这个解掉；
4. DRC与LVS无必然联系，只要不是short， open，即使有DRC，lvs一样可以过。但如果高低压之间的short，导致lvs不过的同时，可能会导致大量DRC，原因是连接高压和低压的layer space等要求不一样。所以如果design内部存在不同电压的power，发现DRC中间结果产生了大量space问题，很有可能是这个问题（特别是带特殊IP/IO的block，或者多power domain）

piao2015 · 发表于 2022-1-18 10:51:03

请问port点在哪里？是core的输出端吗？还是PAD的输入点？

suxixi · 发表于 2024-3-13 10:38:35

piao2015 发表于 2022-1-18 10:51
请问port点在哪里？是core的输出端吗？还是PAD的输入点？

就是输入输出的pin脚

suxixi · 发表于 2024-3-27 19:52:53

(1)innovus会自动加上的

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