源漏共用的问题

一个很酸的李子 · 发表于 2020-3-5 20:36:27

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小白最近在画一个简单的buffer，就是两个反相器。然后绘制版图的时候是用源漏共用的画法来绘制的。实际上就是D/S/D这样的排列顺序，我共用了两个级的mos管的源端，然后第一级inv的漏极输出接到了第二级的gate，第二级的inv漏输出OUT。微信图片_20200305203149.png

然后LVS是没有错误的，但是就从LVS的结果来说。layout识别出来的，是source端输出，但是schematic里边其实是从drain端输出的。然后接着我在做pex提取的时候，生成的calibreview就出现了VDD和OUT shorted的现象。我想问这是不是因为这个源漏共用的问题呢？

xiaoyunbaixue · 发表于 2020-3-5 20:40:55

短路了,上传你画的版图.

一个很酸的李子 · 发表于 2020-3-5 20:45:16

xiaoyunbaixue 发表于 2020-3-5 20:40
短路了,上传你画的版图.

hypo029 · 发表于 2020-3-5 21:35:17

你这lvs过不了吧，没有画衬底

一个很酸的李子 · 发表于 2020-3-5 21:46:51

hypo029 发表于 2020-3-5 21:35
你这lvs过不了吧，没有画衬底

啊我上传错了，我后来画了衬底的。

hypo029 · 发表于 2020-3-5 21:52:36

一个很酸的李子发表于 2020-3-5 21:46
啊我上传错了，我后来画了衬底的。

没看出来有啥毛病。。。

xiaoyunbaixue · 发表于 2020-3-5 22:15:32

一个很酸的李子发表于 2020-3-5 20:45

端口名对应的层为A1TEXT层, 你打的label图层都不一致. label打在金属一上对应A1TEXT,打在金属二上对应A2TEXT.

小海滩 · 发表于 2020-3-5 22:48:27

是不是你OUT的label打得太大了，同时接触了两根金属线。

xiaoyunbaixue · 发表于 2020-3-6 08:58:17

一个很酸的李子发表于 2020-3-5 20:45

VDD VNW?

tuohong · 发表于 2020-3-6 09:32:55

你已传的图肯定有问题，label都没在位置上。还多了一个VNW。检查一下你后面的图，然后先看lvs的report有啥问题，如果没问题再看pex的lvs report结果，有没有问题。

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