quartus里哪些信号可以set false path ？

american007

请教，quartus里使用了除法（使用移位寄存器实现的除法器）和减法（补码加法），Timing Analyzer里的Report Top Failing Paths 里提示 除法的 被除数和除数之间 时序分析失败，还有减法的，即补码加法的两个加数之间时序分析失败，还有比较器的两个被比较数据之间时序分析失败，上述这些寄存器之间是否需要进行时序分析呢 ？

wm20

被除数和除数之间/比较器的两个比较数据之间应该没有timing关系，如果有就要分析一下design是不是不对。false path是你清楚知道design中哪些path是不存在的，是不care的，否则尽量不要加。

american007

如果纯逻辑的除法器，应该是不用分析被除数和除数之间的时序关系 ，
减法和比较运算是否要时序分析呢 ？
我感觉set false path该加的地方还是要加上，因为如果不该分析的地方没加set false path，布线应该是会去时序分析的，而且布线会尽量满足本不该存在的时序关系，进而影响了整个工程的布线，反而造成正常需要进行分析的 位置的时序裕量不足

american007

按正常逻辑只有寄存器之间存在数据传输才会分析时序吧？
但减法和比较的话，数据之间也有关联，这种情况如何应对，分析还是不分析 ，木有人知道吗 ？