模块例化的问题

IC.Michael

1. module A (
   
2. input a,
   
3. input b,
   
4. output c
   
5. )
   
6. ...
   
7. endmodule
   
8. 
   
9. A U0_A[1:0] (
   
10. .a(a),
    
11. .b(b),
    
12. .c(c)
    
13. );
    

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今日看S的代码，看到一处模块例化，很是费解，特向各位同学请教一下。模块A例化时，U0_A后面跟的数组是什么意思呢？特别费解。

dullman

就是例化2个一模一样的模块而已，没什么。
例化的两个模块的port都连接到一起，相当于都挂在总线上。

IC.Michael

dullman 发表于 2020-2-29 23:27
就是例化2个一模一样的模块而已，没什么。
例化的两个模块的port都连接到一起，相当于都挂在总线上。
...

感谢指点~ 我再请教下，那如何确认端口的信号位宽呢？比如例化2个，clk rst或其他共享的控制信号，位宽不用两倍，而一些数据或输出信号等非共享的信号，就需要两倍位宽吗？如果不按照这个标准是会导致编译报错吗？

dullman

IC.Michael 发表于 2020-3-2 10:39
感谢指点~ 我再请教下，那如何确认端口的信号位宽呢？比如例化2个，clk rst或其他共享的控制信号，位宽不 ...

实际上很少有人用这种方式例化多个模块的，通常的例化采用generate循环：
wire[1:0][M:0]  din ;
wire[1:0][N:0]  dout ;

genvar gv_i ;
generate
    for (gv_i=0; gv_i<2; gv_i=gv_i+1)
        A A_inst (
            .clk    (clk),
            .rst    (rst),
            .din   (dint[gv_i]),
            .dout (dout[gv_i]
            ........
        );

公共信号连接到一起，非公共信号各连各的。

你例子里的例化方式的情况，有一种可能适用场合：就是类似于多个相同的I2C设备连接到一起，这些设备信号确实都是并联到一起的：

A A_inst[1:0] (
    .scl(scl),
    .sda(sda)
);

但即便如此，这些设备中也需要有不同的地方，比如I2C设备其地址是不同的。这些参数只能通过defparam来指定了：
defparam A_inst[0].ADDR=0;
defparam A_inst[1].ADDR=1;

IC.Michael

dullman 发表于 2020-3-2 13:56
实际上很少有人用这种方式例化多个模块的，通常的例化采用generate循环：
wire[1:0][M:0]  din ;
wire[1:0 ...

多谢~ 一般确实都是用generate来实现的，A U_A[1:0]这种方式也是第一次见，在Synopsys PCIE Controller代码里有不少，因此心存疑惑。