如何读懂并修改cdl网表

hypo029 · 发表于 2020-2-23 21:31:15

遇到数模混合时，数字给的cdl网表，总是不知道应该怎么处理，比如做lvs时，怎么让模拟电路部分和数字cdl网表部分合在一起跑，需要对网表做哪些修改？求大神指导，跪谢。。。

shuqilin · 发表于 2020-2-23 21:31:16

本帖最后由 shuqilin 于 2020-2-25 21:51 编辑

现在的新冠状病毒，大家都呆在家里，全国新增明显减少，武汉现在情况也在好转，偶尔看论坛看到楼主还在工作
我知道的大概有三种方法可以做：
第一种：
数字人员给的网表通过v2lvs命令转换cdl，比如说ABC.cdl
1.在电路设计里面做一个空symblo，并标注数字pin的外接线（或者pin）名，生成top.cdl；
2.在top模拟网表里面，添加：include ABD.cdl这句话；
3.在top.cdl里面肯定有定义ABC.cdl数字顶层的部分，删除定义（因为include数字部分已经定义了）；
4.在top.cdl网表的最底部把数字对应的外接模拟的线名和数字网标里面的pin顺序一样；因为软件认cdl网表很傻，它按照你定义模块时候的pin名的顺序来认识的，所以顺序必须一致；（这个方法有缺陷，比如说数字网表有10000个pin这个方法人工修改网表就基本不能实现，这个方法只适用于数字pin不太多的时候）
第二种
用cadance的verilog in功能：
就是直接由数字电路网标把电路生成出来，但是这个必须写一些文件
第三种：
用calibre反提出数字版图的spi，然后用cadance的spice in把spi网表生成电路，直接和模拟部分拼接就可以了（这个方法在cadance里面的device map标签需要自己写）
转换成电路后里面有很多【】，看下文档，可以批量转化的<>；
有什么疑问可以私信联系我

aibbt · 发表于 2020-2-24 07:24:51

导出cdl的时候，使用名字对应链接，不要使用order，
这样数字的block，只要名字和数目对上了，链接就不会错，要注意不能有global

hypo029 · 发表于 2020-2-25 11:40:35

数字部分是其他地方给的，只有cdl网表，还是不太懂

lwy790926243 · 发表于 2020-2-25 14:36:31

顶一个

叶落 · 发表于 2020-2-25 15:40:14

1.generate xxx.top.cdl
2.add ".include ./xxx_dig_top.cdl"
3.replace xxx_dig_top's pin from xxx_top.cdl to xxx_dig_top.cdl
4.delete xxx_dig_top module in xxx_top.cdl
5.replace"<>" by "[]" in xxx_dig_top.cdl

hypo029 · 发表于 2020-2-27 11:43:13

shuqilin 发表于 2020-2-23 21:31
现在的新冠状病毒，大家都呆在家里，全国新增明显减少，武汉现在情况也在好转，偶尔看论坛看到楼主还在工作 ...

非常感谢，学习了

shuqilin · 发表于 2020-2-29 10:17:23

本帖最后由 shuqilin 于 2020-2-29 22:00 编辑

楼主可以私信的，我在武汉

shuqilin · 发表于 2020-2-29 10:21:42

本帖最后由 shuqilin 于 2020-2-29 22:06 编辑

欢迎可以交流下探讨下

碰碰车 · 发表于 2020-3-3 13:50:06

感谢

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