DC综合时，如果DFF输入端是固定值，这个DFF会被优化掉吗？

qwezwq

   

Jesin 发表于 2020-2-19 17:41
像这种 rst 和非rst 是不同值的情况，也就是不会被优化的情况下，由于非rst时其值一直不变，DC综合过程中 ...

如果是5楼这个逻辑的话明显无法加gating，因为reg总是被赋值的，相当于enable总是1，自然无法加gating。如果是多bit寄存器的话你可以考虑手动给它们加一个rst之后只持续一个周期的enable，大概逻辑就是
reg enable;
always @(posedge clk  or posedge rst)
    if (rst)
        enable <= '1 ;
    else if (enable)
        enable <='0 ;

reg q ；
always @(posedge clk  or posedge rst)
    if (rst)
        q <= '1 ;
    else if (enable)
        q <='0 ;


这样如果q是多bit的话还是可以被加上gating省一些功耗的。。

wm20

可以优化掉，DC有option可以控制要不要优化。既然输入端是固定的，就没必要用dff了，优化掉也是合理的

Jesin

   

qwezwq 发表于 2020-3-5 14:51
如果是5楼这个逻辑的话明显无法加gating，因为reg总是被赋值的，相当于enable总是1，自然无法加gating。如 ...

谢谢 ，学习了