cadence版图之lvs

17315768922 · 发表于 2020-2-18 16:03:00

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各位大佬，你们有没有遇到过这种情况：画完版图之后，觉得没有什么错误，但一进行lvs之后，就出现了一堆错误，什么连线，结点，参数等，连mos管的明明一样的宽长比也说不一样！！

17315768922 · 发表于 2020-2-18 16:05:59

顶一下！求大佬们指教

firewolf223 · 发表于 2020-2-18 16:20:26

那只是你觉得没什么错

zhun392425288 · 发表于 2020-2-18 17:15:31

路过学习帮顶，感谢万分。

miroc · 发表于 2020-2-18 17:24:41

一定是有地方有错，导致netlist比对不正确，只不过有些地方是伪错，也就是其他地方的错误导致这里报错了。LVS是一个有点玄学的东西，有时候自己死活看不出来，找个同事很快就看出来了……

maomao198477 · 发表于 2020-2-18 19:33:29

工具没有骗过我难道它欺骗你了？

aibbt · 发表于 2020-2-18 19:51:37

prop error

dian0220 · 发表于 2020-2-25 11:30:12

可能是衬底链接有问题，导致管子识别有错误，建议解决 ERC问题（看起来是ERC真错）。
如果有virtual connect,需要看下LVS setting。

hypo029 · 发表于 2020-2-25 11:44:42

可能是其他net的错引起了prop的错，再仔细看看

dragonwell · 发表于 2020-2-25 14:02:25

首先看看有没有PWR，GND ERROR，这可以产生很多报错。discrepancy 要看看net name / port name 有没有接错了。

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